JPH10333887A - 積和演算回路 - Google Patents

Abstract

(57)【要約】 【課題】 小容量のＲＯＭで構成できる積和演算回路を
提供する。 【解決手段】 この積和演算回路は、乗数選択信号Ａ０
〜Ａ２が乗数としてＸを選択したときには、第２選択回
路１０３は、被乗数Ｃｋに乗数Ｘを乗算した積Ｃｋ×Ｘ
を選択して出力制御回路１０４に出力する。このとき、
出力制御回路１０４は、上記積Ｃｋ×Ｘをシフトせずに
出力する。一方、乗数選択信号Ａ０〜Ａ２が乗数として
（２ⁿ）Ｘを選択したときには、第２選択回路１０３
は、乗数Ｘが選択されたときと同様に、被乗数Ｃｋに乗
数Ｘを乗算した積Ｃｋ×Ｘを選択して出力制御回路１０
４に出力するが、出力制御回路１０４は上記積Ｃｋ×Ｘ
をｎビットだけ左にシフトさせて、（Ｃｋ×Ｘ）の（２
ⁿ）倍の値を出力する。したがって、デ−タ記憶回路１
０２に（Ｃｋ×Ｘ）を記憶しておくだけで、（Ｃｋ×
Ｘ）の（２ⁿ）倍の出力を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＯＭ（リ−ド・
オンリ・メモリ）回路を中心にして構成された積和演算
回路に関する。

【０００２】

【従来の技術】マルチメディアにおいて、画像の圧縮、
伸長は重要である。この画像の圧縮,伸長技術のーつ
に、離散コサイン変換（Discrete Cosine Transform）
を用いた手法がある。この離散コサイン変換を行うに
は、定数との積和演算が必要である。

【０００３】積和演算を乗算器と加算器を用いて行う方
法は良く知られている。また、離散コサイン変換での積
和演算では、乗数と被乗数のうちのー方が定数の場合
に、定数の整数倍の値をＲＯＭ（リード・オンリ・メモ
リ）に記録し、そのＲＯＭのアドレスに変数を接続する
ことによりＲＯＭから乗算結果を得て、その乗算結果を
累積加算することによって、積和演算を実現する方法も
知られている。

【０００４】図７に、レジスタ５０１とＲＯＭ５０２,
５０３,５０４と加算器５０７,５０８,５０９で構成し
た積和演算回路を示す。

【０００５】レジスタ５Ｏ１には乗数Ｘｉ（Ｘ０〜Ｘ
８）が格納されている。乗数Ｘ０,Ｘ１,Ｘ２が格納され
た箇所がＲＯＭ５Ｏ２のアドレスＡＯ,Ａ１,Ａ２に接続
されている。また、乗数Ｘ３,Ｘ４,Ｘ５が格納された箇
所がＲＯＭ５０３のアドレスＡＯ,Ａ１,Ａ２に接続され
ている。また、乗数Ｘ６,Ｘ７,Ｘ８が格納された箇所が
ＲＯＭ５０４のアドレスＡＯ,Ａ１,Ａ２に接続されてい
る。

【０００６】また、被乗数である定数Ｃｋ（Ｃ０,Ｃ１,
…,Ｃ１６）を選択する信号ＣＳＥＬｉ（ＣＳＥＬ０,Ｃ
ＳＥＬ１,…）を伝える信号線がＲＯＭ５Ｏ２,ＲＯＭ５
０３,ＲＯＭ５０４のＡ３,Ａ４,Ａ５,Ａ６に接続されて
いる。そして、ＲＯＭ５０２,５０３,５０４は、被乗数
Ｃｋの０,１,２,３,４,５,６,７倍の値Ｏｊ（Ｏ０,Ｏ
１,…）を格納している。

【０００７】そして、この積和演算回路は、次の積和演
算結果Ｙｉを演算する。

【０００８】Ｙｉ＝ΣＣｋ・Ｘｉ 図８に示すように、ＲＯＭ５Ｏ２,ＲＯＭ５０３,ＲＯＭ
５０４は、アドレスＡ３,Ａ４,Ａ５,Ａ６で１６個の被
乗数Ｃｋ（ｋ＝０,１,…,１６）のいずれかを選択でき
るようになっている。また、ＲＯＭ５０２〜５０４は、
アドレスＡＯ,Ａ１,Ａ２で,乗数０,１,２,３,４,５,６,
７のいずれかを選択できる。

【０００９】例えば、アドレス（Ａ６,Ａ５,Ａ４,Ａ
３）＝（０,０,０,０）で、被乗数Ｃ０が選択され、ア
ドレス（Ａ２,Ａ１,ＡＯ）＝（０,０,１）で、乗数Ｘｉ
＝１が選択されて、ＲＯＭ５０２からＣ０の１倍の値が
Ｏｊとして出力される。また、アドレス（Ａ６,Ａ５,Ａ
４,Ａ３）＝（０,０,０,０）で、アドレス（Ａ２,Ａ１,
ＡＯ）＝（１,０,１）ならば、被乗数Ｃ０と乗数Ｘｉ＝
５が選択されて、ＲＯＭ５０２から被乗数Ｃ０の５倍の
値がＯｊとして出力される。

【００１０】このように、ＲＯＭ５０２〜５０４は、被
乗数Ｃｋの０〜７倍の値を記憶しており、アドレスＡＯ
〜Ａ６で被乗数Ｃｋと乗数Ｘｉとを指定して、乗数Ｘｉ
と被乗数Ｃｋとの乗算結果Ｃｋ×Ｘｉ＝Ｏｊを出力でき
る。

【００１１】この積和演算回路では、加算器５０７が、
ＲＯＭ５Ｏ２の出力と、シフタ５０５でＲＯＭ５０２の
出力に桁合わせされたＲＯＭ５０３の出力とを加算す
る。そして、加算器５０８は、加算器５０７の出力と、
シフタ５０６で加算器５０７と桁合わせされたＲＯＭ５
０４の出力とを加算する。さらに、加算器５０９は、加
算器５０８の出力と、シフタ５１１で加算器５０８の出
力に桁合わせされたレジスタ５１０の出力とを加算す
る。これにより、レジスタ５１０に累積加算結果Ｙｉ＝
ΣＣｋ・Ｘｉが格納され、積和演算が達成される。

【００１２】

【発明が解決しようとする課題】上記従来の図７に示し
たような積和演算回路の３ビット部分積ＲＯＭ５０２,
５０３,５０４は、図８に示すように、１個の定数Ｃｋ
に対してその定数Ｃｋの０倍の値と、１倍の値と、２倍
の値と、３倍の値と、４倍の値と、５倍の値と、６倍の
値と、７倍の値をＲＯＭデータとして記録しておく必要
がある。

【００１３】したがって、ＲＯＭサイズが大きくなり、
消費電力も大きくなるという問題がある。

【００１４】たとえば、４ビット部分積ＲＯＭを備える
積和演算回路においては、１個の定数に対しその定数の
０倍の値,１倍の値,…,１４倍の値,１５倍の値をＲＯＭ
に記録しておく必要があるので、ＲＯＭサイズが一層大
きくなる。

【００１５】そこで、この発明の目的は、小さなサイズ
のＲＯＭで構成できる積和演算回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の積和演算回路は、複数の被乗数と
複数の乗数との積を記憶しており、選択された被乗数と
乗数との積信号を出力するデ−タ記憶手段と、上記複数
の被乗数の内の１つを選択して、この選択した被乗数を
含んだ積を上記デ−タ記憶手段から選択する第１選択手
段と、乗数選択信号に応じて、上記複数の乗数の内の１
つを選択して、この選択した乗数を含んだ積の積信号を
上記デ−タ記憶手段から出力された積信号から選択して
出力する第２選択手段と、上記乗数選択信号に応じて、
上記第２選択手段から出力された積信号を、ｎビットだ
けシフトして出力するか、シフトせずに出力するのかを
選択して出力する第１出力制御手段とを備えたことを特
徴としている。

【００１７】この請求項１の発明は、乗数選択信号が乗
数としてＸを選択したときには、第２選択手段は、被乗
数Ｃｋに乗数Ｘを乗算した積Ｃｋ×Ｘを選択して第１出
力制御手段に出力する。すると、上記第１出力制御手段
は、上記積Ｃｋ×Ｘをシフトせずに出力する。

【００１８】一方、上記乗数選択信号で乗数として（２
×ｎ）Ｘを選択したときには、第２選択手段は、乗数Ｘ
が選択されたときと同様に、被乗数Ｃｋに乗数Ｘを乗算
した積Ｃｋ×Ｘを選択して第１出力制御手段に出力する
が、第１出力制御手段は上記積Ｃｋ×Ｘをｎビットだけ
左にシフトさせて、（Ｃｋ×Ｘ）の（２ⁿ）倍の値を出
力する。

【００１９】したがって、たとえば、Ｘを奇数としたと
きに、デ−タ記憶手段は被乗数Ｃｋの奇数Ｘ倍のデ−タ
Ｃｋ×Ｘを記憶しておくだけで、第１出力制御手段から
Ｃｋの奇数倍のデ−タだけでなく、Ｃｋ×Ｘの（２ⁿ）
倍のデ−タも出力できる。したがって、デ−タ記憶手段
に記憶させるデ−タ量を削減でき、小さな記憶容量で積
和演算回路を構成でき、消費電力を削減できる。

【００２０】なお、上記第１出力制御手段が上記積Ｃｋ
×Ｘをｎビットだけ右にシフトさせる場合には、Ｃｋ×
Ｘの（２^-n）倍のデ−タを出力できる。

【００２１】また、請求項２の発明の積和演算回路は、
請求項１に記載の積和演算回路において、上記第１出力
制御手段から出力された積信号を加算もしくは減算して
出力する第２出力制御手段を備えたことを特徴としてい
る。

【００２２】この請求項２の発明は、乗数選択信号が乗
数としてＸを選択したときには、第２選択手段で積Ｃｋ
×Ｘを選択し、第１出力制御手段でシフトせずに第２出
力制御手段に出力する。すると、第２出力制御手段は積
Ｃｋ×Ｘを出力する。一方、乗数選択信号が乗数として
２Ｘを選択したときには、第２選択手段で積Ｃｋ×Ｘを
選択し、第１出力制御手段でこの積Ｃｋ×Ｘを１ビット
だけ左にシフトさせて、（Ｃｋ×Ｘ）の２倍の値を第２
出力制御手段に出力する。すると、第２出力制御手段
は、積（Ｃｋ×Ｘ）×２を出力する。

【００２３】さらに、乗数として（Ｘ＋２Ｘ）を選択し
たときには、第２選択手段は積Ｃｋ×Ｘを選択し、第１
出力制御手段で積（Ｃｋ×Ｘ）を１ビット左にシフトさ
せた（Ｃｋ×Ｘ）の２倍の値と積（Ｃｋ×Ｘ）とを第２
出力制御手段に出力する。すると、第２出力制御手段
は、（Ｃｋ×Ｘ）と（Ｃｋ×Ｘ）×２とを加算して積Ｃ
ｋ×Ｘの３倍の値を出力できる。

【００２４】したがって、請求項２の発明によれば、デ
−タ記憶手段に積Ｃｋ×Ｘの１倍の値を記憶させておく
だけで、第２出力制御手段から積Ｃｋ×Ｘの１倍,２倍,
３倍の値を出力できる。したがって、デ−タ記憶手段に
記憶させるデ−タ量を一層削減でき、一層小さな記憶容
量で積和演算回路を構成できる。したがって、消費電力
を一層削減することができる。

【００２５】また、上記乗数として（Ｘ＋２Ｘ）を選択
したときに、積（Ｃｋ×Ｘ）を２ビット左にシフトさせ
た（Ｃｋ×Ｘ）の４倍の値と、積（Ｃｋ×Ｘ）とを第１
出力制御手段から出力し、第２出力制御手段で（Ｃｋ×
Ｘ）×４から（Ｃｋ×Ｘ）を減算して、積Ｃｋ×Ｘの３
倍の値を出力させることもできる。この場合にも、デ−
タ記憶手段に積Ｃｋ×Ｘの１倍の値を記憶させておくだ
けで、第２出力制御手段から積Ｃｋの１倍,３倍,４倍の
値を出力できる。したがって、デ−タ記憶手段の記憶量
を削減でき、より小さな記憶容量で積和演算回路を構成
でき、消費電力を削減できる。また、請求項３の発明
は、請求項１に記載の積和演算回路において、上記第１
出力制御手段は、乗数選択信号で乗数として０が選択さ
れたときに上記第２選択手段からの積信号の出力を禁止
する出力禁止手段を備えていることを特徴としている。
この請求項３の発明では、乗数選択信号で乗数として０
が選択されたときに、出力禁止手段が第２選択手段から
の積信号の出力を禁止する。したがって、データ記憶手
段に被乗数の０倍のデータを記憶させておかなくても、
被乗数の０倍の値を出力できる。

【００２６】

【発明の実施の形態】以下、本発明を図示の実施の形態
に基づいて詳細に説明する。

【００２７】〔第１の実施の形態〕図１に、本発明の積
和演算回路の第１の実施の形態を示す。図１には、積和
演算回路の積演算回路１００を示している。この積演算
回路１００は、図示しない和演算回路に接続されてい
る。この和演算回路は、図７の従来例と同様であるの
で、説明を省略する。

【００２８】この積演算回路１００は、第１選択手段と
しての選択回路１０１とデ−タ記録回路１０２と第２選
択手段としての選択回路１０３と出力制御回路１０４を
備えている。

【００２９】選択回路１０１は、４ビットのアドレスＡ
３,Ａ４,Ａ５,Ａ６をデコードして、１６個の被乗数Ｃ
ｋ（ｋ＝０,１,…１５）の中から１個の被乗数Ｃｉを選
択するものである。また、データ記録回路１０２は、Ｒ
ＯＭ１,ＲＯＭ３,ＲＯＭ５,ＲＯＭ７を備えている。

【００３０】図２に示すように、デ−タ記録回路１０２
のＲＯＭ１は１６個の乗数Ｃｋの１倍の値（Ｃ０〜Ｃ１
５）を記憶している。また、ＲＯＭ３は、乗数Ｃｋの３
倍の値（Ｃ０×３〜Ｃ１５×３）を記憶している。ま
た、ＲＯＭ５は、乗数Ｃｋの５倍の値（Ｃ０×５〜Ｃ１
５×５）を記憶している。また、ＲＯＭ７は、乗数Ｃｋ
の７倍の値（Ｃ０×７〜Ｃ１５×７）を記憶している。

【００３１】したがって、４ビットのアドレスＡ３〜Ａ
６を選択回路１０１に入力することによって、選択回路
１０１は、１６個の被乗数Ｃｋの中から１個の被乗数Ｃ
ｉを選択する。そして、デ−タ記録回路１０２は、ＲＯ
Ｍ１から被乗数Ｃｉの１倍の値を選択回路１０３に出力
し、ＲＯＭ３から被乗数Ｃｉの３倍の値を選択回路１０
３に出力し、ＲＯＭ５から被乗数Ｃｉの５倍の値を選択
回路１０３に出力し、ＲＯＭ７から被乗数Ｃｉの７倍の
値を選択回路１０３に出力する。

【００３２】次に、図３に上記選択回路１０３と出力制
御回路１０４の回路構成を示し、図４に出力制御回路１
０４の出力Ｏ１１に関連する部分を詳細に示す。

【００３３】図４において、ＲＯＭ１（Ｑ１１）はＲＯ
Ｍ１に格納されているデ−タ（Ｃ０×１,Ｃ１×１,…,
Ｃ１５×１）の１２ビット目のデ−タを表わしている。
すなわち、ＲＯＭ１（Ｑ１１）は乗数Ｃｉの１倍の値の
１２ビット目のデ−タを表わしている。また、ＲＯＭ３
（Ｑ１１）は乗数Ｃｉの３倍の値の１２ビット目のデ−
タを表わしている。また、ＲＯＭ５（Ｑ１１）は乗数Ｃ
ｉの５倍の値の１２ビット目のデ−タを表わしている。
また、ＲＯＭ７（Ｑ１１）は乗数Ｃｉの７倍の値の１２
ビット目のデ−タを表わしている。

【００３４】また、図４において、Ａ０Ｘ,Ａ１Ｘ,Ａ２
Ｘは入力アドレスＡ０,Ａ１,Ａ２の反転信号を表わして
いる。さらに、Ｈ０,Ｈ１２４,Ｈ２６,Ｈ３,Ｈ３６,Ｈ
４,Ｈ５,Ｈ７はアドレスＡ０〜Ａ２のデコ−ド信号であ
る。

【００３５】上記出力制御回路１０４は、スイッチＳ０
とＳＣとＳＬ１とＳＬ２を有し、このスイッチＳ０,Ｓ
Ｃ,ＳＬ１,ＳＬ２はインバ−タ４０９に接続されてい
る。インバ−タ４０９はインバ−タ４１０に接続されて
いる。上記スイッチＳ０,ＳＣ,ＳＬ１,ＳＬ２は、図４
（Ｃ）に示すＮＭＯＳトランジスタまたは図４（Ｄ）に
示すＮＭＯＳトランジスタとＰＭＯＳトランジスタとの
直列接続回路で構成されている。

【００３６】そして、スイッチＳ０のゲ−ト端子にアン
ド回路４０５の出力が接続されており、スイッチＳＬ１
のゲ−ト端子にアンド回路４０６の出力が接続されてい
る。また、スイッチＳＬ２のゲ−ト端子にアンド回路４
０７の出力が接続されており、スイッチＳＣのゲ−ト端
子にインバ−タ４０８の出力が接続されている。

【００３７】また、選択回路１０３のスイッチＳ１１,
Ｓ３１,Ｓ５１,Ｓ７１は、出力制御回路１０４のスイッ
チＳＣに並列に接続されている。また、選択回路１０３
のスイッチＳ１２,Ｓ３２,Ｓ５２,Ｓ７２は、出力制御
回路１０４のスイッチＳＬ１に並列に接続されている。
また、選択回路１０３のスイッチＳ１３,Ｓ３３,Ｓ５
３,Ｓ７３は出力制御回路１０４のスイッチＳＬ２に並
列接続されている。

【００３８】上記スイッチＳ１１,１２,１３,３１,３
２,３３,５１,５２,５３,７１,７２,７３は、図４
（Ｃ）に示すようなＮＭＯＳトランジスタまたは図４
（Ｄ）に示すようにＮＭＯＳトランジスタとＰＭＯＳト
ランジスタが並列に接続された回路で構成されている。

【００３９】そして、アンド・オア回路４０１の出力
が、スイッチＳ１１,Ｓ１２,Ｓ１３のゲ−ト端子に接続
されており、アンド・オア回路４０２の出力が、スイッ
チＳ３１,Ｓ３２,Ｓ３３のゲ−ト端子に接続されてい
る。また、アンド回路４０３の出力が、スイッチＳ５
１,Ｓ５２,Ｓ５３のゲ−ト端子に接続されており、アン
ド回路４０４の出力がスイッチＳ７１,Ｓ７２,Ｓ７３の
ゲ−ト端子に接続されている。

【００４０】次に、この実施の形態の積和演算回路の動
作を説明する。

【００４１】まず、入力アドレス（Ａ２,Ａ１,Ａ０）＝
（０,０,０）の場合は、出力制御回路１０４のＡＮＤ回
路４０５がアクティブになり、スイッチＳＯがオンす
る。一方、回路４０６,４０７,４０８が非アクティブで
あるので、スイッチＳＣ,ＳＬ１,ＳＬ２はオフしてい
る。したがって、出力Ｏ１１にはＧＮＤレベルが出力さ
れる。すなわち、アドレスＡ３〜Ａ６で選択された定数
にかかわらず、データ０が回路４０９,４１０で増幅さ
れて出力Ｏ１１から出力される。同様に、図３の出力制
御回路１０４の出力Ｏ０,Ｏ１,Ｏ２,Ｏ３,Ｏ４,Ｏ５,Ｏ
６,Ｏ７,Ｏ８,Ｏ９,Ｏ１０,Ｏ１２にはすべてデータ０
が出力される。

【００４２】次に、入力アドレス（Ａ２,Ａ１,Ａ０）＝
（０,０,１）の場合は、選択回路１０３のＡＮＤ・ＯＲ
回路４０１がアクティブになり、スイッチＳ１１，Ｓ１
２，Ｓ１３がオンし、スイッチＳ３１〜３３,Ｓ５１〜
５３,Ｓ７１〜７３は回路４０２,４０３,４０４が非ア
クティブであるので、オフしている。また、出力制御回
路１０４内の回路４０８がアクティブになりスイッチＳ
Ｃがオンする一方、回路４０５,４０６,４０７が非アク
ティブであるから、スイッチＳ０,ＳＬ１,ＳＬ２はオフ
する。したがって、デ−タＲＯＭ１（Ｑ１１）はスイッ
チＳ１１,ＳＣ,回路４０９,４１０を通って出力Ｏ１１
から出力される。

【００４３】そして、図３の出力制御回路１０４の出力
Ｏ０には、ＲＯＭ１（Ｑ０）が出力され、出力Ｏ１には
ＲＯＭ１（Ｑ１）が出力され、出力Ｏ２にはＲＯＭ１
（Ｑ２）が出力される。同様に、出力Ｏ３〜Ｏ１２に
は、ＲＯＭ１（Ｑ３）〜ＲＯＭ１（Ｑ１２）が出力され
る。したがって、被乗数Ｃｋの１倍の値が出力Ｏ０〜Ｏ
１２に出力される。

【００４４】次に、入力アドレス（Ａ２,Ａ１,Ａ０）＝
（０,１,０）の場合は、ＡＮＤ・ＯＲ回路４０１がアク
ティブになりスイッチＳ１１〜Ｓ１３がオンする。一
方、回路４０２,４０３,４０４が非アクティブであるの
で、スイッチＳ３１〜３３,Ｓ５１〜５３,Ｓ７１〜７３
はオフしている。また、回路４０６がアクティブにな
り、スイッチＳＬ１がオンする一方、回路４０５,４０
７,４０８が非アクティブであるので、スイッチＳ０,Ｓ
Ｃ,ＳＬ２はオフになる。したがって、データＲＯＭ１
（Ｑ１０）が、スイッチＳ１２,ＳＬ１,回路４０９,４
１０を通って、出力Ｏ１１に出力される。つまり、被乗
数Ｃｋの１倍の値の１０ビット目のデ−タが１１ビット
目の出力Ｏ１１に出力される。同様に、出力Ｏ１０には
Ｃｋ×１の９ビット目のデ−タが出力される。同様に、
出力Ｏ９〜Ｏ１には、８ビット目〜０ビット目のデ−タ
が出力される。そして、出力Ｏ０には、０が出力される
ように回路構成されている。また、本実施形態では、出
力Ｏ１２には、ＲＯＭ１（Ｑ１２）がそのまま出力され
るように構成されている。Ｑ１２は定数が負の場合１で
あり、定数が正の場合１である。

【００４５】したがって、定数Ｃｋの１倍の値Ｃｋ×１
（２進数）が選択され、そのＣｋ×１が１ビット左シフ
トされて出力制御回路１０４から出力されるので、出力
Ｏ１１〜Ｏ０には定数Ｃｋの２倍の値が出力されること
になる。

【００４６】次に、入力アドレス（Ａ２,Ａ１,ＡＯ）＝
（０,１,１）の場合は、ＡＮＤ・ＯＲ回路４０２がアク
ティブになってスイッチＳ３がオンする一方、回路４０
１,４０３,４０４が非アクティブであるので、スイッチ
Ｓ１１〜１３,Ｓ５１〜５３,Ｓ７１〜７３はオフしてい
る。また、回路４０８がアクティブになってスイッチＳ
Ｃがオンする一方、回路４０５,４０６,４０７が非アク
ティブであるので、スイッチＳ０,ＳＬ１,ＳＬ２はオフ
になる。

【００４７】したがって、データＲＯＭ３（Ｑ１１）が
スイッチＳ３１,ＳＣ,回路４０９,４１０を通って、出
力Ｏ１１から出力される。同様に、デ−タＲＯＭ３（Ｑ
１２）,ＲＯＭ３（Ｑ１０）〜ＲＯＭ３（Ｑ０）が出力
Ｏ１２,出力Ｏ１０〜出力Ｏ０から出力される。これに
より、定数Ｃｋの３倍の値Ｃｋ×３が出力Ｏ１２〜Ｏ０
に出力される。

【００４８】次に、入力アドレス（Ａ２,Ａ１,Ａ０）＝
（１,０,０）の場合は、ＡＮＤ・ＯＲ回路４０１がアク
ティブになりスイッチＳ１１〜１３がオンする一方、回
路４０２,４０３,４０４が非アクティブであるのでスイ
ッチＳ３１〜３３，Ｓ５１〜５３,Ｓ７１〜７３はオフ
している。また、回路４０７がアクティブになり、スイ
ッチＳＬ２がオンする一方、回路４０５,４０６,４０８
が非アクティブであるので、スイッチＳ０,ＳＣ,ＳＬ１
はオフする。したがって、データＲＯＭ１（Ｑ９）がス
イッチＳ１３,ＳＬ２,回路４０９,４１０を通って出力
Ｏ１１に出力される。同様に、ＲＯＭ１（Ｑ８）が出力
Ｏ１０に出力され、ＲＯＭ１（Ｑ７）〜ＲＯＭ１（Ｑ
０）が出力Ｏ９〜Ｏ２に出力される。また、出力Ｏ１と
Ｏ０には０が出力されるように回路構成されている。こ
れにより、Ｃｋの１倍の値Ｃｋ×１が選択され、このＣ
ｋ×１が２ビット左シフトされて、出力Ｏ１１〜Ｏ０に
出力される。したがって、Ｃｋの４倍の値が出力Ｏ１２
〜Ｏ０に出力される。

【００４９】次に、入力アドレス（Ａ２,Ａ１,Ａ０）＝
（１,０,１）の場合は、ＡＮＤ回路４０３がアクティブ
になりスイッチＳ５１〜５３がオンする一方、回路４０
１,402,４０４が非アクティブであるから、スイッチＳ
１１〜１３,Ｓ３１〜３３,Ｓ７１〜７３はオフしてい
る。また、回路４０８がアクティブになり、スイッチＳ
Ｃがオンする一方、回路４０５,４０６,４０７が非アク
ティブであるので、スイッチＳ０,ＳＬ１,ＳＬ２はオフ
している。したがって、データＲＯＭ５（Ｑ１１）がス
イッチＳ５１,ＳＣ,回路４０９,４１０を通って出力Ｏ
１１から出力される。同様に、デ−タＲＯＭ５（Ｑ１
２）,ＲＯＭ５（Ｑ１０）〜ＲＯＭ５（Ｑ０）が出力Ｏ
１２,Ｏ１０〜Ｏ０から出力される。したがって、定数
Ｃｋの５倍の値Ｃｋ×５が選択され、値Ｃｋ×５が、出
力Ｏ１２〜Ｏ０から出力される。

【００５０】次に、入力アドレス（Ａ２,Ａ１,ＡＯ）＝
（１,１,０）の場合は、ＡＮＤ・ＯＲ回路４０２がアク
ティブになり、スイッチＳ３１〜３３がオンする一方、
回路４０１,４０３,４０４が非アクティブであるので、
スイッチＳ１１〜１３,Ｓ５１〜５３,Ｓ７１〜７３はオ
フしている。また、回路４０６がアクティブになり、ス
イッチＳＬ１がオンする一方、回路４０５,４０７,４０
８が非アクティブであるので、スイッチＳ０,ＳＣ,ＳＬ
２はオフしている。したがって、出力Ｏ１１にはデータ
ＲＯＭ３（Ｑ１０）がスイッチＳ３２,ＳＬ１,回路４０
９,４１０を通って出力Ｏ１１から出力される。つま
り、被乗数Ｃｋの３倍の値の１０ビット目のデ−タが１
１ビット目の出力Ｏ１１に出力される。同様に、出力Ｏ
１０〜Ｏ１に、Ｃｋ×３の９ビット目のデ−タ〜Ｃｋ×
３の０ビット目のデ−タが出力される。また、出力Ｏ０
には０が出力されるように回路構成されている。

【００５１】これにより、被乗数Ｃｋの３倍の値（２進
数）が、１ビット左シフトされて出力Ｏ１２〜Ｏ０に出
力されるので、出力Ｏ１２〜Ｏ０には被乗数Ｃｋの６倍
の値が出力されることになる。

【００５２】次に、入力アドレス（Ａ２,Ａ１,ＡＯ）＝
（１,１,１）の場合は、ＡＮＤ回路４０４がアクティブ
になり、スイッチＳ７１〜７３がオンする一方、回路４
０１,４０２,４０３が非アクティブであるので、スイッ
チＳ１１〜１３,Ｓ３１〜３３,Ｓ５１〜５３はオフして
いる。また、回路４０８がアクティブになりスイッチＳ
Ｃがオンする一方、回路４０５,４０６,４０７が非アク
ティブであるので、スイッチＳ０,ＳＬ１,ＳＬ２はオフ
になる。したがって、データＲＯＭ７（Ｑ１１）がスイ
ッチＳ７１,ＳＣ,回路４０９,４１０を通って、出力Ｏ
１１から出力される。同様に、ＲＯＭ７（Ｑ１２）,Ｒ
ＯＭ７（Ｑ１０）〜ＲＯＭ７（Ｑ０）が出力Ｏ１２,Ｏ
１０〜Ｏ０から出力される。こうして、被乗数Ｃｋの７
倍の値Ｃｋ×７が選択されて出力Ｏ１２〜Ｏ０から出力
される。

【００５３】上述の動作をまとめると次表のようにな
る。

【００５４】 入力アドレス 選択回路１０３の 制御回路１０４の (A2,A1,A0) 出力 出力 （０,０,０） 非選択 ０ （０,０,１） Ｃｋ×１ Ｃｋ×１×２⁰ （０,１,０） Ｃｋ×１ Ｃｋ×１×２¹ （１,０,０） Ｃｋ×１ Ｃｋ×１×２² （０,１,１） Ｃｋ×３ Ｃｋ×３×２⁰ （１,１,０） Ｃｋ×３ Ｃｋ×３×２¹ （１,０,１） Ｃｋ×５ Ｃｋ×５×２⁰ （１,１,１） Ｃｋ×７ Ｃｋ×７×２⁰ このように、この第１の実施の形態によれば、デ−タ記
録回路１０２のＲＯＭ１,ＲＯＭ３,ＲＯＭ５にそれぞれ
被乗数Ｃｋの１,３,５倍の値を記憶させておくだけで、
被乗数Ｃｋの０,１,２,３,４,５,６,７倍の値を出力制
御回路１０４から出力できる。したがって、デ−タ記録
回路１０２の記憶容量を節約でき、消費電力を節約でき
る。

【００５５】〔第２の実施の形態〕次に、図５に本発明
の積和演算回路の第２の実施の形態の要部を示す。この
第２実施形態は、第２出力制御手段としての加算器７０
７と、この加算器７０７とデ−タ記録回路１０２との間
に接続された選択回路７０１,７０２を備えている点が
前述の第１の実施形態と異なる。上記選択回路７０１と
７０２とが第２選択手段と第１出力制御手段とを構成し
ている。

【００５６】上記選択回路７０１には、デ−タ記録回路
１０２からのデ−タ（ＲＯＭ１Ｑｎ）と、０とが入力さ
れる。このデ−タ（ＲＯＭ１Ｑｎ）は、選択された被乗
数Ｃｋの１倍の値の（ｎ）ビット目のデ−タである。ま
た、上記選択回路７０２には、デ−タ記録回路２からの
デ−タＲＯＭ３ＱｎとＲＯＭ１Ｑ(ｎ−１)とＲＯＭ１Ｑ
(ｎ−２)とＲＯＭ３Ｑ(ｎ−１)と、０とが入力される。
上記ＲＯＭ３Ｑｎは、選択された被乗数Ｃｋの３倍の値
の（ｎ）ビット目のデ−タであり、ＲＯＭ１Ｑ(ｎ−１)
は、被乗数Ｃｋの１倍の値の(ｎ−１)ビット目のデ−タ
である。また、上記ＲＯＭＱ(ｎ−２)は、被乗数Ｃｋの
１倍の値の(ｎ−２)ビット目のデ−タであり、ＲＯＭ３
Ｑ(ｎ−１)は、被乗数Ｃｋの３倍の値の(ｎ−１)ビット
目のデ−タである。

【００５７】この第２の実施の形態の選択回路７０１と
７０２は、入力アドレス（Ａ２,Ａ１,Ａ０）に応じて、
デ−タ記録回路１０２のＲＯＭ１とＲＯＭ３から次の
〜に示すようにデ−タを選択する。すなわち、 入力アドレス（Ａ２,Ａ１,Ａ０）＝（０,０,０）の
ときには、選択回路７０１,７０２は共に０を選択す
る。したがって、加算器７０７は、０＋０を演算して、
被乗数Ｃｋの０倍の値０を出力する。

【００５８】 入力アドレス（Ａ２,Ａ１,Ａ０）＝
（０,０,１）のときには、選択回路７０１がＲＯＭ１
（Ｑｎ）を選択し、選択回路７０２が０を選択する。し
たがって、加算器７０７は、Ｃｋ＋０を演算して、被乗
数Ｃｋの１倍の値Ｃｋ×１を出力する。

【００５９】 入力アドレス（Ａ２,Ａ１,Ａ０）＝
（０,１,０）のときには、選択回路７０１が０を選択
し、選択回路７０２がＲＯＭ１（Ｑｎ−１）を選択す
る。したがって、加算器７０７は、０にＣｋ×２¹を加
算して、被乗数Ｃｋの２倍の値Ｃｋ×２を出力する。

【００６０】 入力アドレス（Ａ２,Ａ１,Ａ０）＝
（０,１,１）のときには、選択回路７０１が０を選択
し、選択回路７０２がＲＯＭ３（Ｑｎ）を選択する。し
たがって、加算器７０７は、０にＣｋ×３を加算して、
被乗数Ｃｋの３倍の値Ｃｋ×３を出力する。

【００６１】 入力アドレス（Ａ２,Ａ１,Ａ０）＝
（１,０,０）では、選択回路７０１が０を選択し、選択
回路７０２がＲＯＭ１（Ｑｎ−２）を選択する。したが
って、加算器７０７は、０にＣｋ×２²を加算して、被
乗数Ｃｋの２²倍の値Ｃｋ×４を出力する。

【００６２】 入力アドレス（Ａ２,Ａ１,ＡＯ）＝
（１,０,１）では、選択回路７０１がＲＯＭ１（Ｑｎ）
を選択し、選択回路７０２がＲＯＭ１（Ｑｎ−２）を選
択する。したがって、加算器７０７は、ＣｋにＣｋ×２
²を加算して、Ｃｋ×５を出力する。

【００６３】 入力アドレス（Ａ２,Ａ１,ＡＯ）＝
（１,１,０）では、選択回路７０１が０を選択し、選択
回路７０２がＲＯＭ３（Ｑｎ−１）を選択する。したが
って、加算器７０７は、０にＣｋ×３×２¹を加算し
て、Ｃｋ×６を出力する。

【００６４】 入力アドレス（Ａ２,Ａ１,ＡＯ）＝
（１,１,１）では、選択回路７０１がＲＯＭ１（Ｑｎ）
を選択し、選択回路７０２がＲＯＭ３（Ｑｎ−１）を選
択する。したがって、加算器７０７は、Ｃｋ×１にＣｋ
×３×２¹を加算して、Ｃｋ×７を出力する。

【００６５】上記〜のような選択回路７０１,７０
２と加算器７０７の動作により、定数Ｃｋの１倍の値を
記憶した部分積ＲＯＭ１とＣｋの３倍の値を記憶した部
分積ＲＯＭ３を備えるだけで、加算器７０７の出力とし
て、定数Ｃｋの０倍,１倍,２倍,３倍,４倍,５倍,６倍,
７倍のすべての積を得ることができる。

【００６６】この第２の実施の形態では、デ−タ記録回
路１０２はＣｋ×１を記憶したＲＯＭ１とＣｋ×３を記
憶したＲＯＭ３を備えるだけでよいので、ＲＯＭサイズ
を一層小さくすることができ、消費電力を少なくでき
る。

【００６７】〔第３の実施の形態〕次に、図６に本発明
の積和演算回路の第３の実施の形態を示す。この第３の
実施の形態は、回路９０２と９０１が接続された選択回
路９０３を備えた点だけが、先述の第１の実施の形態と
異なる。

【００６８】アンド回路９０２の出力とアンド・オア回
路９０１の出力とが選択回路９０３に接続されている。

【００６９】この第３の実施の形態での、入力アドレス
（Ａ２,Ａ１,ＡＯ）と回路９０１,９０２の出力（ＲＡ
１,ＲＡ０）,選択回路９０３の出力,制御回路１０４の
出力との関係を次表に示す。次表に示すように、出力
（ＲＡ１,ＲＡ０）が（０,０）のときに選択回路９０３
がＣｋ×１を出力し、出力（ＲＡ１,ＲＡ０）が（０,
１）のときに選択回路９０３がＣｋ×３を出力し、出力
（ＲＡ１,ＲＡ０）が（１,０）のときに選択回路９０３
がＣｋ×５を出力し、出力（ＲＡ１,ＲＡ０）が（１,
１）のときに選択回路９０３がＣｋ×７を出力するよう
に回路構成しておく。

【００７０】そうすれば、先述の第１の実施の形態と同
じ制御回路１０４の動作によって、入力アドレス（Ａ
２,Ａ１,Ａ０）に応じて、選択回路９０３からの信号が
シフトされて、次表に示すように被乗数Ｃｋの１倍,３
倍,５倍,７倍のデ−タだけでなく、被乗数Ｃｋの０倍,
２倍,４倍,６倍のデ−タを出力することができる。

【００７１】したがって、デ−タ記録回路１０２に記憶
させるデ−タ量を削減でき、記憶容量が小さくてすむの
で、ＲＯＭを小さくでき、消費電力を削減できる。 入力アドレス 回路出力 選択回路９０３ 制御回路１０４ （Ａ２,Ａ１,ＡＯ） （ＲＡ１,ＲＡ０） 出力 出力 （０,０,０） （０,０） Ｃｋ×１ ０ （０,０,１） （０,０） Ｃｋ×１ Ｃｋ×１×２⁰ （０,１,０） （０,０） Ｃｋ×１ Ｃｋ×１×２¹ （１,０,０） （０,０） Ｃｋ×１ Ｃｋ×１×２² （０,１,１） （０,１） Ｃｋ×３ Ｃｋ×３×２⁰ （１,１,０） （０,１） Ｃｋ×３ Ｃｋ×３×２¹ （１,０,１） （１,０） Ｃｋ×５ Ｃｋ×５×２⁰ （１,１,１） （１,１） Ｃｋ×７ Ｃｋ×７×２⁰

【発明の効果】以上の説明より明かなように、この請求
項１の発明は、乗数選択信号が乗数としてＸを選択した
ときには、第２選択手段は、被乗数Ｃｋに乗数Ｘを乗算
した積Ｃｋ×Ｘを選択して出力制御手段に出力する。す
ると、上記出力制御手段は、上記積Ｃｋ×Ｘをシフトせ
ずに出力する。

【００７２】一方、上記乗数選択信号で乗数として（２
ⁿ）Ｘを選択したときには、第２選択手段は、乗数Ｘが
選択されたときと同様に、被乗数Ｃｋに乗数Ｘを乗算し
た積Ｃｋ×Ｘを選択して出力制御手段に出力するが、出
力制御手段は上記積Ｃｋ×Ｘをｎビットだけ左にシフト
させて、（Ｃｋ×Ｘ）の（２ⁿ）倍の値を出力する。

【００７３】したがって、たとえば、Ｘを奇数としたと
きに、デ−タ記憶手段は被乗数Ｃｋの奇数Ｘ倍のデ−タ
Ｃｋ×Ｘを記憶しておくだけで、出力制御手段からＣｋ
の奇数倍のデ−タだけでなく、Ｃｋ×Ｘの（２ⁿ）倍の
デ−タも出力できる。したがって、デ−タ記憶手段に記
憶させるデ−タ量を削減でき、小さな記憶容量で積和演
算回路を構成でき、消費電力を削減できる。

【００７４】なお、上記出力制御手段が上記積Ｃｋ×Ｘ
をｎビットだけ右にシフトさせる場合には、Ｃｋ×Ｘの
（２^-n）倍のデ−タを出力できる。

【００７５】また、請求項２の発明の積和演算回路は、
乗数選択信号が乗数としてＸを選択したときには、第２
選択手段で積Ｃｋ×Ｘを選択して、第１出力制御手段で
シフトせずに第２出力制御手段に出力する。すると、第
２出力制御手段は積Ｃｋ×Ｘを出力する。一方、乗数選
択信号が乗数として２Ｘを選択したときには、第２選択
手段は積Ｃｋ×Ｘを選択して、第１出力制御手段はこの
積Ｃｋ×Ｘを１ビットだけ左にシフトさせて、（Ｃｋ×
Ｘ）の２倍の値を第２出力制御手段に出力する。する
と、第２出力制御手段は、積（Ｃｋ×Ｘ）×２を出力す
る。

【００７６】さらに、乗数として（Ｘ＋２Ｘ）を選択し
たときには、第２選択手段で積Ｃｋ×Ｘを選択し、第１
出力制御手段で積（Ｃｋ×Ｘ）を１ビット左にシフトさ
せた（Ｃｋ×Ｘ）の２倍の値と積（Ｃｋ×Ｘ）とを第２
出力制御手段に出力する。すると、第２出力制御手段
は、（Ｃｋ×Ｘ）と（Ｃｋ×Ｘ）×２とを加算して積Ｃ
ｋ×Ｘの３倍の値を出力できる。

【００７７】したがって、請求項２の発明によれば、デ
−タ記憶手段に積Ｃｋ×Ｘの１倍の値を記憶させておく
だけで、出力制御手段から積Ｃｋ×Ｘの１倍,２倍,３倍
の値を出力できる。したがって、デ−タ記憶手段に記憶
させるデ−タ量を一層削減でき、一層小さな記憶容量で
積和演算回路を構成できる。したがって、消費電力を一
層削減することができる。

【００７８】また、上記乗数として（Ｘ＋２Ｘ）を選択
したときに、積（Ｃｋ×Ｘ）を２ビット左にシフトさせ
た（Ｃｋ×Ｘ）の４倍の値と、積（Ｃｋ×Ｘ）とを第１
出力制御手段から出力し、第２出力制御手段で（Ｃｋ×
Ｘ）×４から（Ｃｋ×Ｘ）を減算して、積Ｃｋ×Ｘの３
倍の値を出力させることもできる。この場合にも、デ−
タ記憶手段に積Ｃｋ×Ｘの１倍の値を記憶させておくだ
けで、第２出力制御手段から積Ｃｋの１倍,３倍,４倍の
値を出力できる。したがって、デ−タ記憶手段の記憶量
を削減でき、より小さな記憶容量で積和演算回路を構成
でき、消費電力を削減できる。また、請求項３の発明
は、乗数選択信号で乗数として０が選択されたときに、
出力禁止手段が第２選択手段からの積信号の出力を禁止
する。したがって、データ記憶手段に被乗数の０倍のデ
ータを記憶させておかなくても、被乗数の０倍の値を出
力できる。

【図面の簡単な説明】

【図１】 本発明の積和演算回路の第１実施形態のブロ
ック図である。

【図２】 上記第１実施形態のデータ記録回路に記録さ
れているデ−タの一例を示す図である。

【図３】 上記第１実施形態の選択回路と出力制御回路
を示す回路図である。

【図４】 図３の回路図の部分詳細図である。

【図５】 本発明の第２実施形態を部分的に示す図であ
る。

【図６】 本発明の第３実施形態を示すブロック図であ
る。

【図７】 従来の積和演算回路のブロック図である。

【図８】 従来の積和演算回路のＲＯＭに記録されてい
るデ−タを示す図である。

【符号の説明】

１００…積演算回路、１０１…選択回路、１０２…デ−
タ記録回路、１０３，７０１，７０２，９０３…選択回
路、１０４…出力制御回路、Ｓ０，ＳＣ，ＳＬ１，ＳＬ
２，Ｓ１１，Ｓ１２，Ｓ１３…スイッチ、Ｓ３１，Ｓ３
２，Ｓ３３，Ｓ５１，Ｓ５２，Ｓ５３…スイッチ、Ｓ７
１，Ｓ７２，Ｓ７３…スイッチ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の被乗数と複数の乗数との積を記憶
   しており、選択された被乗数と乗数との積信号を出力す
   るデ−タ記憶手段と、 上記複数の被乗数の内の１つを選択して、この選択した
   被乗数を含んだ積を上記デ−タ記憶手段から選択する第
   １選択手段と、 乗数選択信号に応じて、上記複数の乗数の内の１つを選
   択して、この選択した乗数を含んだ積の積信号を上記デ
   −タ記憶手段から出力された積信号から選択して出力す
   る第２選択手段と、 上記乗数選択信号に応じて、上記第２選択手段から出力
   された積信号を、ｎビットだけシフトして出力するか、
   シフトせずに出力するのかを選択して出力する第１出力
   制御手段とを備えたことを特徴とする積和演算回路。
2. 【請求項２】 請求項１に記載の積和演算回路におい
   て、 上記第１出力制御手段から出力された積信号を加算もし
   くは減算して出力する第２出力制御手段を備えたことを
   特徴とする積和演算回路。
3. 【請求項３】 請求項１に記載の積和演算回路におい
   て、 上記第１出力制御手段は、乗数選択信号で乗数として０
   が選択されたときに上記第２選択手段からの積信号の出
   力を禁止する出力禁止手段を備えていることを特徴とす
   る積和演算回路。