JPH07113886B2 - 演算回路 - Google Patents
演算回路Info
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- JPH07113886B2 JPH07113886B2 JP62112353A JP11235387A JPH07113886B2 JP H07113886 B2 JPH07113886 B2 JP H07113886B2 JP 62112353 A JP62112353 A JP 62112353A JP 11235387 A JP11235387 A JP 11235387A JP H07113886 B2 JPH07113886 B2 JP H07113886B2
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- arithmetic
- circuit
- output
- input
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機の演算処理装置に係り、特に１単位
語長及び２単位語長のデータ間の演算を行うのに好適な
演算装置に関する。
語長及び２単位語長のデータ間の演算を行うのに好適な
演算装置に関する。
従来の演算装置では、モトローラ社,32ビットマイクロ
プロセッサ ユーザーズ マニュアル 第１−３頁及び
第２−１頁（MOTOROLA MC 68020 32−Bit Microprocess
or User′s Manual pp1−3,pp2−１）に示されているよ
うに、２単位語長を越えるデータを処理するために、必
要な語長幅、例えば２単位語長のデータを処理する演算
回路と、演算回路の入力データ及び出力データを記憶さ
せるレジスタとを備え、演算回路の処理語長よりも短い
語長のデータを処理する場合には、演算回路の出力の下
位側の出力データのみをレジスタに記憶させている。
プロセッサ ユーザーズ マニュアル 第１−３頁及び
第２−１頁（MOTOROLA MC 68020 32−Bit Microprocess
or User′s Manual pp1−3,pp2−１）に示されているよ
うに、２単位語長を越えるデータを処理するために、必
要な語長幅、例えば２単位語長のデータを処理する演算
回路と、演算回路の入力データ及び出力データを記憶さ
せるレジスタとを備え、演算回路の処理語長よりも短い
語長のデータを処理する場合には、演算回路の出力の下
位側の出力データのみをレジスタに記憶させている。
上記従来技術は、レジスタの記憶語長よりも短い語長の
データに対して演算を行う場合、演算回路（以下、ALU
と略記する）及びレジスタの下位側だけしか利用してお
らず、特にレジスタの記憶語長の２分の１以下のデータ
を処理する場合には、レジスタの記憶語長は２以上のデ
ータを蓄え得るのにも関らず、有効に利用することがで
きないという問題があった。
データに対して演算を行う場合、演算回路（以下、ALU
と略記する）及びレジスタの下位側だけしか利用してお
らず、特にレジスタの記憶語長の２分の１以下のデータ
を処理する場合には、レジスタの記憶語長は２以上のデ
ータを蓄え得るのにも関らず、有効に利用することがで
きないという問題があった。
本発明の目的は、上記の問題を解決し、ALU及びレジス
タの処理語長の２分の１以下のデータを処理する場合に
は、レジスタの上位側にもデータを記憶するようにし
て、レジスタを有効利用できる演算装置を提供すること
にある。
タの処理語長の２分の１以下のデータを処理する場合に
は、レジスタの上位側にもデータを記憶するようにし
て、レジスタを有効利用できる演算装置を提供すること
にある。
本発明の目的は、各々、上位側と下位側に分割され、演
算データを記憶する複数のレジスタと、前記複数のレジ
スタの出力から演算項となるひとつの出力を選択し、該
選択された演算項を上位側と下位側に分けて出力する第
１の選択回路と、前記複数のレジスタの出力から被演算
項となるひとつの出力を選択し、該選択された演算項を
上位側と下位側に分けて出力する第２の選択回路と、前
記第１の選択回路から出力される上位側と下位側の演算
項が入力され、該入力される上位及び下位の演算項のい
ずれか一方を出力する上位側及び下位側選択回路から構
成される第３の選択回路と、前記第３の選択回路の上位
側選択回路の演算項の出力と、前記第２の選択回路の被
演算項の上位側の出力とが入力され、該入力された演算
項と該被演算項を演算する上位演算回路と、前記第３の
選択回路の下位側選択回路の演算項の出力と、前記第２
の選択回路の被演算項の下位側の出力とが入力され、該
入力された演算項と該被演算項を演算する下位演算回路
と、前記上位演算回路及び前記下位演算回路の桁上げ信
号が入力され、該入力された桁上げ信号のいずれか一方
を選択し、前記上位側及び下位側演算回路のいずれか一
方に出力する桁上げ選択回路とを有し、前記第３の選択
回路は、前記レジスタのレジスタ幅一杯の演算処理及び
前記演算項及び被演算項の上位側同志あるいは下位側同
志の演算処理を行なうときには前記上位側演算回路に上
位側の演算項及び被演算項を出力し、前記演算項の下位
側と前記被演算項の上位側の演算処理及び前記演算項の
上位側と前記被演算項の下位側を演算処理を行なうとき
は、前記演算項の上位側を前記下位演算回路に、前記演
算項の下位側を前記上位側演算項に出力することにより
上位側と下位側の入替えを行ない、前記桁上げ選択回路
は、前記レジスタ幅一杯の演算処理を行なう場合は前記
下位側演算回路の桁上げ信号を前記上位演算回路へ、前
記上位側演算回路の桁上げ信号を前記下位側演算回路
へ、直接出力し、前記下位側演算回路及び上位側演算回
路のそれぞれが個別の演算処理を行なう場合には、該前
記上位側演算回路の桁上げ信号を前記上位側演算回路
へ、前記下位側演算回路の桁下信号を前記下位側演算回
路へ出力するように構成することによって達成される。
算データを記憶する複数のレジスタと、前記複数のレジ
スタの出力から演算項となるひとつの出力を選択し、該
選択された演算項を上位側と下位側に分けて出力する第
１の選択回路と、前記複数のレジスタの出力から被演算
項となるひとつの出力を選択し、該選択された演算項を
上位側と下位側に分けて出力する第２の選択回路と、前
記第１の選択回路から出力される上位側と下位側の演算
項が入力され、該入力される上位及び下位の演算項のい
ずれか一方を出力する上位側及び下位側選択回路から構
成される第３の選択回路と、前記第３の選択回路の上位
側選択回路の演算項の出力と、前記第２の選択回路の被
演算項の上位側の出力とが入力され、該入力された演算
項と該被演算項を演算する上位演算回路と、前記第３の
選択回路の下位側選択回路の演算項の出力と、前記第２
の選択回路の被演算項の下位側の出力とが入力され、該
入力された演算項と該被演算項を演算する下位演算回路
と、前記上位演算回路及び前記下位演算回路の桁上げ信
号が入力され、該入力された桁上げ信号のいずれか一方
を選択し、前記上位側及び下位側演算回路のいずれか一
方に出力する桁上げ選択回路とを有し、前記第３の選択
回路は、前記レジスタのレジスタ幅一杯の演算処理及び
前記演算項及び被演算項の上位側同志あるいは下位側同
志の演算処理を行なうときには前記上位側演算回路に上
位側の演算項及び被演算項を出力し、前記演算項の下位
側と前記被演算項の上位側の演算処理及び前記演算項の
上位側と前記被演算項の下位側を演算処理を行なうとき
は、前記演算項の上位側を前記下位演算回路に、前記演
算項の下位側を前記上位側演算項に出力することにより
上位側と下位側の入替えを行ない、前記桁上げ選択回路
は、前記レジスタ幅一杯の演算処理を行なう場合は前記
下位側演算回路の桁上げ信号を前記上位演算回路へ、前
記上位側演算回路の桁上げ信号を前記下位側演算回路
へ、直接出力し、前記下位側演算回路及び上位側演算回
路のそれぞれが個別の演算処理を行なう場合には、該前
記上位側演算回路の桁上げ信号を前記上位側演算回路
へ、前記下位側演算回路の桁下信号を前記下位側演算回
路へ出力するように構成することによって達成される。
上位側と下位側に分割したALUは、それぞれ単体で演算
処理を行う。上位側、又は下位側のみで演算を行った時
の桁あがりを検出するため、桁あがりの発生を示すキャ
リーフラグの入力は、上位側・下位側のALUのそれぞれ
における桁あがり検出信号を切り換えて与える。すなわ
ち、上位・下位のALUを連結して演算を行う場合と、上
位側のALUのみを用いて演算を行う場合には、上位側のA
LUの桁あがり検出信号をキャリーフラグの入力とし、下
位側のALUのみを用いて演算を行う場合には、下位側のA
LUの桁あがり検出信号をキャリーフラグの入力とする。
キャリーフラグの出力は下位側のALUのキャリー入力及
び上位側のALUに対するキャリー入力を切り換えるキャ
リー入力セレクタの入力とする。キャリー入力セレクタ
は、キャリーフラグの出力信号と、下位側のALUの桁あ
がり検出信号を入力とし、上位側と下位側のALUを連結
して演算を行う場合には下位側のALUからの桁あがり検
出信号を上位側のALUのキャリー入力として与え、それ
以外の場合はキャリーフラグの出力信号を上位側のALU
のキャリー入力として与える。
処理を行う。上位側、又は下位側のみで演算を行った時
の桁あがりを検出するため、桁あがりの発生を示すキャ
リーフラグの入力は、上位側・下位側のALUのそれぞれ
における桁あがり検出信号を切り換えて与える。すなわ
ち、上位・下位のALUを連結して演算を行う場合と、上
位側のALUのみを用いて演算を行う場合には、上位側のA
LUの桁あがり検出信号をキャリーフラグの入力とし、下
位側のALUのみを用いて演算を行う場合には、下位側のA
LUの桁あがり検出信号をキャリーフラグの入力とする。
キャリーフラグの出力は下位側のALUのキャリー入力及
び上位側のALUに対するキャリー入力を切り換えるキャ
リー入力セレクタの入力とする。キャリー入力セレクタ
は、キャリーフラグの出力信号と、下位側のALUの桁あ
がり検出信号を入力とし、上位側と下位側のALUを連結
して演算を行う場合には下位側のALUからの桁あがり検
出信号を上位側のALUのキャリー入力として与え、それ
以外の場合はキャリーフラグの出力信号を上位側のALU
のキャリー入力として与える。
セレクタ回路は、ALUに入力するレジスタからの出力信
号の内、演算項となる出力信号の上位側と下位側を入れ
換える働きを持つ。一般に、演算装置では、演算項とな
るレジスタと被演算項となるレジスタを指定し、各々の
レジスタの出力信号をALUの入力として演算を行い、被
演算項として指定したレジスタに演算結果を記憶させ
る。従って、被演算項となるレジスタの出力の上位側、
或いは下位側のみに対して演算を行う場合も、上位側と
下位側を連結して演算を行う場合も、ALUに対する入力
と出力の間で上位・下位の関係が反転することはない。
号の内、演算項となる出力信号の上位側と下位側を入れ
換える働きを持つ。一般に、演算装置では、演算項とな
るレジスタと被演算項となるレジスタを指定し、各々の
レジスタの出力信号をALUの入力として演算を行い、被
演算項として指定したレジスタに演算結果を記憶させ
る。従って、被演算項となるレジスタの出力の上位側、
或いは下位側のみに対して演算を行う場合も、上位側と
下位側を連結して演算を行う場合も、ALUに対する入力
と出力の間で上位・下位の関係が反転することはない。
これに対し、演算項の上位側と被演算項の下位側の間で
演算を行う場合、及び演算項の下位側と被演算項の上位
側の間で演算を行う場合には、演算項となるレジスタの
出力と、ALUの出力との間で上位・下位の関係が反転し
なければならない。セレクタ回路はこのような演算項に
おける上位・下位の反転処理を行う。この結果、被演算
項の上位側と演算項の下位側の演算を行う場合には、上
位側のALUに対して、被演算項となるレジスタの出力の
上位側と演算項となるレジスタの出力の下位側が入力さ
れ、上位側のALUから出力される演算結果が被演算項と
なるレジスタの上位側に入力される。また被演算項の下
位側と演算項の上位側の間で演算を行う場合には、下位
側のALUに対して、被演算項となるレジスタの出力の下
位側と演算項となるレジスタの出力の上位側が入力さ
れ、下位側のALUから出力される演算結果が被演算項と
なるレジスタの下位側に入力される。
演算を行う場合、及び演算項の下位側と被演算項の上位
側の間で演算を行う場合には、演算項となるレジスタの
出力と、ALUの出力との間で上位・下位の関係が反転し
なければならない。セレクタ回路はこのような演算項に
おける上位・下位の反転処理を行う。この結果、被演算
項の上位側と演算項の下位側の演算を行う場合には、上
位側のALUに対して、被演算項となるレジスタの出力の
上位側と演算項となるレジスタの出力の下位側が入力さ
れ、上位側のALUから出力される演算結果が被演算項と
なるレジスタの上位側に入力される。また被演算項の下
位側と演算項の上位側の間で演算を行う場合には、下位
側のALUに対して、被演算項となるレジスタの出力の下
位側と演算項となるレジスタの出力の上位側が入力さ
れ、下位側のALUから出力される演算結果が被演算項と
なるレジスタの下位側に入力される。
上記の様な作用の結果、演算項の上位・下位側と被演算
項の上位・下位側を組み合せて演算を行うことができ
る。
項の上位・下位側を組み合せて演算を行うことができ
る。
以下、本発明の一実施例を第１図により説明する。
第１図において、11,12,13は演算入力データ及び演算結
果を記憶するレジスタ、20はレジスタ11〜13の出力から
演算項となるレジスタを唯一選択するセレクタ、21はレ
ジスタ11〜13の出力から被演算項となるレジスタを唯一
選択するセレクタ、30,31はセレクタ20によって選択し
た演算項のデータの上位側と下位側を入れ換えるセレク
タ回路、40は上位側のALU、41は下位側のALU、50はキャ
リーフラグ、51は上位側のALU40に対するキャリー入力
を切り換えるセレクタ、52はキャリーフラグ50の入力を
上位側のALU40、下位側のALU41のいずれから取り出すか
を切り換えるセレクタである。
果を記憶するレジスタ、20はレジスタ11〜13の出力から
演算項となるレジスタを唯一選択するセレクタ、21はレ
ジスタ11〜13の出力から被演算項となるレジスタを唯一
選択するセレクタ、30,31はセレクタ20によって選択し
た演算項のデータの上位側と下位側を入れ換えるセレク
タ回路、40は上位側のALU、41は下位側のALU、50はキャ
リーフラグ、51は上位側のALU40に対するキャリー入力
を切り換えるセレクタ、52はキャリーフラグ50の入力を
上位側のALU40、下位側のALU41のいずれから取り出すか
を切り換えるセレクタである。
第１図において、レジスタは11〜13の３個しか図示され
ていないが、他の個数であっても以下の議論が成り立つ
ことは明らかである。
ていないが、他の個数であっても以下の議論が成り立つ
ことは明らかである。
レジスタ11〜13の出力信号はセレクタ20及び21の入力と
して与える。セレクタ20は演算項として指定する番号に
応じてレジスタ11〜13の内の対応するレジスタの出力を
選択し、セレクタ21は同様に被演算項に対応するレジス
タの出力を選択する。セレクタ20の出力は上位側と下位
側に分け、それぞれをセレクタ30及び31に入力する。セ
レクタ回路30は上位側のALU40に与える演算項上位側を
決定し、セレクタ回路31は下位側のALU41に与える演算
項下位側を決定する。
して与える。セレクタ20は演算項として指定する番号に
応じてレジスタ11〜13の内の対応するレジスタの出力を
選択し、セレクタ21は同様に被演算項に対応するレジス
タの出力を選択する。セレクタ20の出力は上位側と下位
側に分け、それぞれをセレクタ30及び31に入力する。セ
レクタ回路30は上位側のALU40に与える演算項上位側を
決定し、セレクタ回路31は下位側のALU41に与える演算
項下位側を決定する。
セレクタ回路30及び31の切り換え制御は次のように行
う。すなわち、ALU40,41を連結して、レジスタ幅一杯の
演算処理を行う場合と、ALU40,41の一方を使用して、演
算項・被演算項の上位側同志、或いは下位側同志の間で
演算を行う場合には、セレクタ回路30,31は通過状態と
し、それ以下の場合は上位側と下位側の入れ換えを行
う。これによって、被演算項の下位側と演算項の上位側
の間で演算を行う場合には、セレクタ回路31がセレクタ
20の出力信号の上位側を選択し、下位側のALU41の演算
項として供給される。下位側のALU41の被演算項入力は
被演算項となるレジスタ出力の下位側に固定されている
ので、被演算項の下位側と、演算項の上位側を演算した
結果がALU41の出力に現れる。また、被演算項の上位側
と演算項の下位側の間で演算を行う場合は、セレクタ回
路30がセレクタ20の出力信号の下位側を選択し、この出
力とセレクタ21の出力の上位側がALU40に供給され、演
算結果がALU40の出力に現れる。
う。すなわち、ALU40,41を連結して、レジスタ幅一杯の
演算処理を行う場合と、ALU40,41の一方を使用して、演
算項・被演算項の上位側同志、或いは下位側同志の間で
演算を行う場合には、セレクタ回路30,31は通過状態と
し、それ以下の場合は上位側と下位側の入れ換えを行
う。これによって、被演算項の下位側と演算項の上位側
の間で演算を行う場合には、セレクタ回路31がセレクタ
20の出力信号の上位側を選択し、下位側のALU41の演算
項として供給される。下位側のALU41の被演算項入力は
被演算項となるレジスタ出力の下位側に固定されている
ので、被演算項の下位側と、演算項の上位側を演算した
結果がALU41の出力に現れる。また、被演算項の上位側
と演算項の下位側の間で演算を行う場合は、セレクタ回
路30がセレクタ20の出力信号の下位側を選択し、この出
力とセレクタ21の出力の上位側がALU40に供給され、演
算結果がALU40の出力に現れる。
２つのALU40及び41の個別・連結動作を切換えるため、
キャリーフラグの入出力制御及び必要となる。キャリー
フラグ50にはセレクタ52で選択した、上位側のALUH40、
または下位側のALUL41の桁あがり検出信号を記憶させ
る。セレクタ52は、下位側のALU41だけを用いて演算を
行う場合にのみALUL41からの桁あがり検出信号を選択
し、他の場合はALUH40からの桁上がり検出信号を選択
し、キャリーフラグ50の入力として与える。キャリーフ
ラグ50の出力は、下位側のALU41のキャリー入力、及び
セレクタ51の一方の入力端子に与える。セレクタ51がキ
ャリーフラグ50の出力を選択することにより、上位側の
ALU40を単体で演算に使用することができ、レジスタ11
〜13の上位側のみに演算結果を与えることができる。セ
レクタ51が下位側のALU41からの桁上がり検出信号を選
択することにより、下位側のALU41から上位側のALU40に
対しての桁上げが可能となり、ALU40と41を連結して演
算を行うことができる。
キャリーフラグの入出力制御及び必要となる。キャリー
フラグ50にはセレクタ52で選択した、上位側のALUH40、
または下位側のALUL41の桁あがり検出信号を記憶させ
る。セレクタ52は、下位側のALU41だけを用いて演算を
行う場合にのみALUL41からの桁あがり検出信号を選択
し、他の場合はALUH40からの桁上がり検出信号を選択
し、キャリーフラグ50の入力として与える。キャリーフ
ラグ50の出力は、下位側のALU41のキャリー入力、及び
セレクタ51の一方の入力端子に与える。セレクタ51がキ
ャリーフラグ50の出力を選択することにより、上位側の
ALU40を単体で演算に使用することができ、レジスタ11
〜13の上位側のみに演算結果を与えることができる。セ
レクタ51が下位側のALU41からの桁上がり検出信号を選
択することにより、下位側のALU41から上位側のALU40に
対しての桁上げが可能となり、ALU40と41を連結して演
算を行うことができる。
本実施例によれば、演算装置内部のレジスタを上位側と
下位側に分割して利用することができ、かつレジスタの
上位・下位によって特別の配慮を必要とせずに任意のレ
ジスタ間の演算を行うことができる。また、本発明を実
施するのに必要な構成要素は、演算項の上・下位を入れ
換えるセレクタ回路とキャリーフラグの入出力制御のた
めのセレクタのみであり、回路規模・コストの増加もわ
ずかである。
下位側に分割して利用することができ、かつレジスタの
上位・下位によって特別の配慮を必要とせずに任意のレ
ジスタ間の演算を行うことができる。また、本発明を実
施するのに必要な構成要素は、演算項の上・下位を入れ
換えるセレクタ回路とキャリーフラグの入出力制御のた
めのセレクタのみであり、回路規模・コストの増加もわ
ずかである。
第２図は本発明の他の実施例を示すブロック図である。
第２図中第１図と同一部分には同一の番号を付してあ
る。第２図において、53は上位側のALU40から生じる桁
上がり検出信号を記憶する第２のキャリーフラグであ
る。
第２図中第１図と同一部分には同一の番号を付してあ
る。第２図において、53は上位側のALU40から生じる桁
上がり検出信号を記憶する第２のキャリーフラグであ
る。
第２図において、上位側のALU40の桁上がり検出信号
は、セレクタ52に入力されると同時に第２のキャリーフ
ラグ53の入力となっている。また、第２のキャリーフラ
グ53の出力はセレクタ51の第３の入力となっている。第
２図の実施例においては、キャリーフラグ50に下位のAL
U41の桁上がり検出信号を入力するようにセレクタ52を
制御し、上位側のALU40のキャリー入力には第２のキャ
リーフラグ53の出力を入力するようにセレクタ51を制御
することにより、２つのALU40及び41において独立した
演算処理を行うことができる。第１図実施例では２つの
ALU40と41は同一の演算を行うことが前提となるが、第
２図実施例では上記のような第２のキャリーフラグ53の
働きにより、同時に異なる演算を行うことができる。こ
の結果、レジスタの上位側のみで行う演算処理と下位側
のみで行う演算処理とを同時並行して行うことが可能と
なり、演算処理の効率を向上させることができるという
特徴がある。
は、セレクタ52に入力されると同時に第２のキャリーフ
ラグ53の入力となっている。また、第２のキャリーフラ
グ53の出力はセレクタ51の第３の入力となっている。第
２図の実施例においては、キャリーフラグ50に下位のAL
U41の桁上がり検出信号を入力するようにセレクタ52を
制御し、上位側のALU40のキャリー入力には第２のキャ
リーフラグ53の出力を入力するようにセレクタ51を制御
することにより、２つのALU40及び41において独立した
演算処理を行うことができる。第１図実施例では２つの
ALU40と41は同一の演算を行うことが前提となるが、第
２図実施例では上記のような第２のキャリーフラグ53の
働きにより、同時に異なる演算を行うことができる。こ
の結果、レジスタの上位側のみで行う演算処理と下位側
のみで行う演算処理とを同時並行して行うことが可能と
なり、演算処理の効率を向上させることができるという
特徴がある。
以上に説明したように、本発明によれば、演算装置内の
レジスタの上位側、或いは下位側のみを使用して演算処
理を行うことができるので、語長の短いデータを処理す
る場合に限られた容量のレジスタを効果的に使用できる
という効果がある。
レジスタの上位側、或いは下位側のみを使用して演算処
理を行うことができるので、語長の短いデータを処理す
る場合に限られた容量のレジスタを効果的に使用できる
という効果がある。
また、僅かな回路部品を付加することにより、レジスタ
の上位側・下位側で異なる演算処理を同時並行して行う
ことができるので、演算処理時間を短縮できるという効
果がある。
の上位側・下位側で異なる演算処理を同時並行して行う
ことができるので、演算処理時間を短縮できるという効
果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例を示すブロック図である。 11〜13:レジスタ、40〜41:ALU 20〜21:セレクタ、30〜31:セレクタ 50,53:キャリーフラグ 51,52:セレクタ
本発明の他の実施例を示すブロック図である。 11〜13:レジスタ、40〜41:ALU 20〜21:セレクタ、30〜31:セレクタ 50,53:キャリーフラグ 51,52:セレクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−86839（ＪＰ，Ａ) 特開 昭62−79519（ＪＰ，Ａ) 特開 昭55−135943（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々、上位側と下位側に分割され、演算デ
ータを記憶する複数のレジスタと、 前記複数のレジスタの出力から演算項となるひとつの出
力を選択し、該選択された演算項を上位側と下位側に分
けて出力する第１の選択回路と、 前記複数のレジスタの出力から被演算項となるひとつの
出力を選択し、該選択された演算項を上位側と下位側に
分けて出力する第２の選択回路と、 前記第１の選択回路から出力される上位側と下位側の演
算項が入力され、該入力される上位及び下位の演算項の
いずれか一方を出力する上位側及び下位側選択回路から
構成される第３の選択回路と、 前記第３の選択回路の上位側選択回路の演算項の出力
と、前記第２の選択回路の被演算項の上位側の出力とが
入力され、該入力された演算項と該被演算項を演算する
上位演算回路と、 前記第３の選択回路の下位側選択回路の演算項の出力
と、前記第２の選択回路の被演算項の下位側の出力とが
入力され、該入力された演算項と該被演算項を演算する
下位演算回路と、 前記上位演算回路及び前記下位演算回路の桁上げ信号が
入力され、該入力された桁上げ信号のいずれか一方を選
択し、前記上位側及び下位側演算回路のいずれか一方に
出力する桁上げ選択回路とを有し、 前記第３の選択回路は、前記レジスタのレジスタ幅一杯
の演算処理及び前記演算項及び被演算項の上位側同志あ
るいは下位側同志の演算処理を行なうときには前記上位
側演算回路に上位側の演算項及び被演算項を出力し、前
記演算項の下位側と前記被演算項の上位側の演算処理及
び前記演算項の上位側と前記被演算項の下位側を演算処
理を行なうときは、前記演算項の上位側を前記下位演算
回路に、前記演算項の下位側を前記上位側演算項に出力
することにより上位側と下位側の入替えを行ない、 前記桁上げ選択回路は、前記レジスタ幅一杯の演算処理
を行なう場合は前記下位側演算回路の桁上げ信号を前記
上位演算回路へ、前記上位側演算回路の桁上げ信号を前
記下位側演算回路へ、直接出力し、 前記下位側演算回路及び上位側演算回路のそれぞれが個
別の演算処理を行なう場合には、該前記上位側演算回路
の桁上げ信号を前記上位側演算回路へ、前記下位側演算
回路の桁下信号を前記下位側演算回路へ出力する ことを特徴とする演算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112353A JPH07113886B2 (ja) | 1987-05-11 | 1987-05-11 | 演算回路 |
| KR1019880005109A KR940004324B1 (ko) | 1987-05-11 | 1988-05-02 | 연산장치 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112353A JPH07113886B2 (ja) | 1987-05-11 | 1987-05-11 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278136A JPS63278136A (ja) | 1988-11-15 |
| JPH07113886B2 true JPH07113886B2 (ja) | 1995-12-06 |
Family
ID=14584571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112353A Expired - Lifetime JPH07113886B2 (ja) | 1987-05-11 | 1987-05-11 | 演算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4872131A (ja) |
| JP (1) | JPH07113886B2 (ja) |
| KR (1) | KR940004324B1 (ja) |
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1987
- 1987-05-11 JP JP62112353A patent/JPH07113886B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-02 KR KR1019880005109A patent/KR940004324B1/ko not_active IP Right Cessation
- 1988-05-11 US US07/192,547 patent/US4872131A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278136A (ja) | 1988-11-15 |
| KR940004324B1 (ko) | 1994-05-19 |
| KR880014462A (ko) | 1988-12-23 |
| US4872131A (en) | 1989-10-03 |
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