JPS58207177A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積化可能なディジタル信号処理用井導体挟
置に関する。

半導体製造技術の進歩に伴い、高集積度でかつ高速度の
ＬＳＩが可能となるにつれ、高速演算を要求するリアル
タイムディジタル信号処理が可能とガってきた。本発明
の目的は、このようなディジタル信号処理を高速で効率
よく行う・・−ドウニア？提供することである。

ディジタル信号処理とは、アナログ信号をゲインタル信
号に変換しくＡ／Ｄ変換し）、ディジタル信号として取
り扱い、必要とされるフィルタ操作、直交変換等上ディ
ジタル演算で実行する技術である。

一般にこれらディジタル信号処理において行なわれる演
算は、（１）式に示すように、配列同士の積和であるこ
とが多い。

一方、（１）式で演算される配列（ａｔ　）　、　（Ｘ
ｔ　）　　及びその演算結果の配列である（Ｙｋ）　　
のそれぞれの要素は一般に複素数データである場合が多
い。

この場合（１）式は（２）式のように展開される。

＋１（Ｒｅ（ａｚ）・Ｉｍ（Ｘｌ＋ｋ）＋Ｉｍ（ａｚ）
Ｒｅ（Ｘｌ＋ｋ））・・・・・・・・・（２） （２）式から明らかなように、複素数データを扱う信号
処理ハ、業なる実数のみ會扱う信号処理に比べ。

４倍以上の演算が必要である。

従来ティジタル信号処理用として用いられているプロセ
ッサの演算部を第１図に示す。この演算部を用いて、複
素数ａ！とＸ、の積會求めようとすると、以下のステッ
プが必゛要である。

（１）メモリ１及びメモリ２よ、ｐＲｅ（＋４）及びＲ
，ｅ％）をそれぞれ読み出し乗算器にセットすると共に
、レジスタ１．レジスタ２ｔクリアする。

（２）　　メモリ＄１．１１及びメモリ＃２．’１２よ
りＩｍ（ａり及びＩｍ（Ｘｊ）　ｖ！−それぞれ読み出
し乗算器１３にセットすると共に、乗算器１３の出力と
レジスタ（＃：１）１５の内容を加減算器１４により加
算する。

（３）　　メそり（＝＃１）１１及びメモリ（＋２）１
２よりＲｅ（＋７）　；Ｉｍ（Ｘｊ）　ｋそれぞれ読み
出し１乗算器１３にセットするとともに、レジスタ（＋
１）１５の内容から乗算器１３の出力？加減算器１４に
より減算する。

（４）　　メモリ（＃ｉ　）　１１　＊メモリ（＋２）
１２よりＩｍ（＋７）。

Ｒｅ（Ｘｊ）　ｋそれぞれ読み出すとともに、レジスタ
（＋２）１６の内容と乗算出力を加減算器１４で加算す
る。

（５）　　レジスタ（＋２）１６の内容と、乗算出力と
ゲ加減算器１４で加算する。

（２）式のような複素数の積の和を求める場合、ステッ
プ（１）〜（５）？＜り返せば良い。この場合、ステッ
プ（１）と（５）ハ同−操作で可能となる。

即ち５等価的に複素乗算ｔ１回行うために、約４ステツ
プ必要であ１する。

本発明の目的！ｄ、このステップ数を減じ、高速乗算１
行なうことが出来るハードウェア奮提供することにある
。

本発明によれば複数の記憶手段ヲ肩し、かつ。

前記複数の記憶手段から読み出されたデータのうち、所
定の２つのデータを乗算する乗算器とレジスタと前記乗
算器の出力と前記レジスタの出力上入力とし、前記レジ
スタに出力する加減算器とからなる演算回路を複数個有
する演算ｉｕｔが得られる。

以下本発明の一実施例上図面？診照しながら説明する。

第２図は本発明の一実施例である。４つのメモリ２１〜
２４が用いられ１通常メモリ２１には被乗数の実数部が
、メモリ２２には乗数の実数部が、メモリ２３には被乗
数の虚数部が、メモリ２４には、乗数の虚数部がそれぞ
れ格納されている。演算器３１及び３２は少くとも加減
算上行うことができる演算器でレジスタ３３．３４は前
記演算器の出力をそれぞれ保持する。セレクタ２５は、
メモリ２１の出力又はメモリ２２の出力のどちらかを選
択し乗算器２９に出力する。以下同様に、セレクタ２６
は、メモリ２２及びメモリ２４の出力？選択し乗算器２
９に出力する。セレクタ２７はメモリ２１及びメモリ２
３の出力を選択し乗算器３０に出力する。セレクタ２８
はメモリ２２及びメモリ２４の出力を選択し乗算器３０
に出力する。乗算器２９．３０の出力は、先行する命令
によって入力された乗数、被乗数の積會出力する。又は
、メモリ２１には被乗数の実部Ｒｅ（ａりが、メモリ２
２には乗数の実部Ｒｅ　（Ｘｊ　）が、メモリ２３には
被乗数の虚部Ｉｍ（＋７）が、メモリ２４には乗数の虚
部Ｉ　ｍ（Ｘ４　）がそれぞれ格納されているものとす
る。

演算器３１，３２Ｉｒｉそれぞれレジスタ３３．３４に
対する加減算を行なう。

次に動作會簡巣に説明する。複素数である被乗数ａ７　
　と複素数である乗数Ｘ、の積を求める場合。

本発明によると、以下のような手順になる。

ステップ１．　メモリ２１よりＲｅ　（ａｚ　）　ｆ　
、　メモリ２２より　Ｒｅ（Ｘｊ）　ｋ　、メモ！Ｊ　
２３　ＬジＩｍ（ａｌ）ｋ＊　メモリ２４より　Ｉｍ（
Ｘり１にそれぞれ読み出し、セレク タ２５において、メモリ２１を、セ レクタ２６においてメモリ２２をセ レクタ２７において、メモリ２１’ｔ セレクタ２８に２いて、メモリ２４ ｔそれぞれ選択１乗算器２９．３０ に入力し、レジスタ１３．１４をク リアする。

ステップ２．　メモリ２１エクＲｅ（ａｎ）ｋ、メ七り
２２Ｌ　ｖＲｅ（Ｘｚ）ｋ、　メモリ２３エクＩｍ（ａ
ｚ）’ｌ　メモリ２４よりＩｍ（Ｘｌ）ｋそれぞれ読み
出し、セレク タ２５においてメモリ２３をセレク タ２６において、メモリ２４ケ、セ レクタ２７においてメモリ２３奮。

セレクタ２８においてメモリ２２を それぞれ選択し、乗算器２９　、３０ に入力するとともに、演算器３１に おいて、レジスタ３３の内容と乗算 器２９の出力とを加算しレジスタ３３ に格納し、演算器３２においてレジ スタ３４の内容と乗算器３０の出力 と？加算しレジスタ３４に格納する。

ステラフ３．演算嬬３１において、レジスタ３３の内容
から乗算器２９の出力を減算 しレジスタ３３に格納するとともに、 演算器３２において、レジスタ３４ の内容と乗算器３０の出力とを加算 する。

この結果レジスタ３３には Ｒｅ（ａｚ　）　−Ｒｅ（Ｘｔ　）−Ｉｍ（ａｊ）　−
Ｉｍ（Ｘｌ）レジスタ３４には Ｒｅ（ａ７戸Ｉｍ（Ｘり＋Ｉｍ（ａ　１　）　・Ｒｅ　
（Ｘｚ　）がそれぞれ得ることができる。

（２）式のよう欧複数の複素数の積の和を求める場合に
２いては、前記ステップ（１）〜（３１’ｋ＜り返せば
良いが、この場合ステップ（１）と、ステップ（３）は
、同一ステップで可能である。従って、本発明？用いる
と、複素乗算が２ス−ｐＨ：：・ツブで可能となる。こ
れは、従来例に比べ約半分のステップ数で複素乗算が出
来ること？示す。

【図面の簡単な説明】

第１図は従来の演算装置を示す図、第２図は本発明の実
施例を示すブロック図である。 ２１〜２４・・・・・・メモリ、２５〜２８・・・・・
・データセレクタ％２９．３０・・・・・・乗算器、３
１．３２・・・・・・演算器、３３．３４・・・・・・
レジスタをそれぞれ示す。 代理人　弁理士　　内　原　　　　　−′ゝ、−冒 、ニー 第１　図

Claims (1)

1. 【特許請求の範囲】 複数の記憶手段を有し、かつ、前記複数の記憶手段から
   読み出されたデータのうち、所定の２つのデータを乗算
   する乗算器と、レジスタと、前記乗算器の出力と前記レ
   ジスタの出力を入力とし。 前記レジスタに出力する加減算器と１［する演算回路を
   複数重することとを特徴とする演算装置。