JPS63182773A - サンプルベクトルの離散余弦変換を計算する回路 - Google Patents

サンプルベクトルの離散余弦変換を計算する回路

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JPS63182773A
JPS63182773A JP63005050A JP505088A JPS63182773A JP S63182773 A JPS63182773 A JP S63182773A JP 63005050 A JP63005050 A JP 63005050A JP 505088 A JP505088 A JP 505088A JP S63182773 A JPS63182773 A JP S63182773A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の符号化の分野に関し、より
詳細には、ディジタル信号のサンプルベクトルの、係数
が量子化されている、離散余弦変換を計算する回路に関
する。
（従来の技術及び発明が解決しようとする問題点〕１次
元、２次元及び３次元の、ディジタル信号のサンプルの
ブロックに通用される変換によるディジタル符号化は、
例えばスペクトル分析を必要とする映像信号の処理、デ
ータ圧縮、原信号の帯域幅の縮小等に広く使用されてい
る。
種々の方式の変換による符号化が知られている。
それらは、極端に単純な係数に基づく、アダマール変換
又はＩＣ↑（高度相関変換（Ｈｉｇｈ　Ｃｏｒｒｅｌａ
ｔｉｏｎＴｒａｎｓｆｏｒｍ））変換、及び複雑な浮動
小数点の計算を必要とするフーリエ変換を含む、更に、
他の方式は、周波数スペクトルにおけるエネルギの最適
分布に関する、Ｋ、Ｌ、変換又はスラント変換を含む。
しかしながら、現在、離散余弦変換（以下ｒ　ＤＣＴ変
換」という）が、映像信号の処理を含む多くの応用にお
いて、変換された信号の周波数スペクトルにおける代表
の有効性と実現の容易さとの最良の妥協を提供する。
基底がＮ−Ｎの１次元ＯＣＴ変換の場合、主要な利点は
、Ｎ個の実数係数の反復にある。
多数のＯＣＴ変換計算アルゴリズムが用いられている。
いくつかは、フーリエ変換からの直接的な誘導に基づい
ている一方、他のものは係数の反復を利用する。これら
のすべてのアルゴリズムは、実行されるべき演算（加算
演算、累算演算、アドレス演算、正規化演算、丸め演算
及び切捨て演算）の総数と比較して、乗算の数を減少さ
せるのに寄与する。このことは、それらを、マイクロ命
令のサイクルの数の減少を主目的としているソフトウェ
アへの適用に対して特に適切なものとする。
基底がＮ−Ｎである、いくつかの公知の１次元ＤＣ？変
換の内で、乗算の数において最大の減少をもたらすもの
は、フラリツクーチェン（Ｆｒ（１０）ｉｃｋ−Ｃｈｅ
ｎ）　　・アルゴリズムである。このアルゴリズムは、
論文１離散余弦変換用高速計算アルゴリズム（Ａ　ｆａ
ｓｔ　ｃｏｍｐｕｔａｔｉｏｎ（１０）　（１０）ｇｏ
ｒｉｔｈｍ　ｆｏｒ　ｔｈｅ　ｄｉｓ−ｃｒｅｔｅ　ｃ
ｏｓｉｎｅ　ｔｒａｎｓｆｏｒｍ）　Ｊ　、Ｈ，チェ７
、Ｃ」、スミス、Ｓ、Ｃ，フラリツク、ＩＥＥＥ　　）
ランザクションズ・オン・コミュニケーションズ（ＩＥ
ＥＥ　Ｔｒａｎｓ−ａｃｔ＋ｏｎｓ　ｏｎ　Ｃｏｍｍｕ
ｎｉｃａｔｉｏｎｓ）、第ｃｏＭ、２５巻、第１１号、
１９７７年１１月に記載されており、そして、次のよう
に、多数の演算を必要とする。
３Ｎ／２　（ｌｏｇ　Ｎ−１）　　＋　２回の加算、及
びＮ　ｌｏｇ　Ｎ−３Ｎ／２　＋　４回の乗算。
他方、基底がＮ−Ｈの２次元ＯＣＴ変換については、分
布特性を利用すること、及びフラリックーチェン・アル
ゴリズムのような１次元ＯＣＴ変換用のアルゴリズムを
直交する二方向に適用することが可能である。この場合
、演算回数は、１次元の場合に必要とされる演算回数の
２Ｎ倍になる。
しかしながら、演算回数を更に減少さセる２−Ｄ変換計
算アルゴリズムが存在する。このアルゴリズムは、Ｈ，
ヴエッテルリ（Ｖｅｔｔｅｒｌｉ）による論文「高速２
−Ｄ＃散余弦変換（Ｆａｓｔ　２−Ｄ　ｄｉｓｃｒｅｔ
ｅｃｏｓｉｎｅ　ｔｒａｎｓｆｏｒｍ）　Ｊ　、ＩＥＥ
Ｅ　ＩＣＡＳＳＰ−１９８５に記載されており、次の数
の演算回数を必要とする。
（Ｎ　−Ｎ／２）１ｏｇＮ　＋　Ｎ　−Ｎ／３−２Ｎ　
＋　８／３回の加算、及び （Ｎ−Ｎ・５／２）ＩｏｇＮ　＋　Ｎ−Ｎ／３−６Ｎ　
＋　６２／３回の乗算。
しかしながら、通常、これらのアルゴリズムによっても
たらされる、演算回数における劇的な滅少は、中間の積
のデータの取扱い及び再整理における複雑さを伴い、こ
の複雑さは、これらのアルゴリズム用の計算回路を設計
する際、メモリのアドレスに関する深刻な問題をもたら
す。更に、異なった伝搬時間を有する、加算器及び乗算
器のような計算素子の回路における不均一分布は、全計
算時間の減少及び資源の有効利用の双方に関して、これ
らの部品を非効率的なものにする。
これらのアルゴリズム用の回路が、個別の部品を使うよ
うに設計されているか、或いは集積化された部品を使う
ように設計されているかには無関係に、主要な問題点は
、乗算の演算に寄与させられる回路の部分に存在する。
何故ならば、それは、回路の複雑さ、長い計算時間、広
い空間内を面積及び大きな電力消費を必要とするからで
ある。
Ｎ−Ｎビットの乗算演算の最もよく知られている方法は
、この演算を、Ｎビットの、加算及び桁送りの、一連の
Ｎ回の基本演算に変換する方法である。この解法は、種
々の最適化された回路を有する並列型の乗算器に使用さ
れている。
たとえ制限された数の係数が使用されるとしても、実行
されるべき基本演算の数が多いときには、上記解法はＤ
ＣＴ変換に対しては最も効率的なものとはならない。
オペランドによって直接的にアドレスされる乗算の結果
を収める、ＲＯＭ　、ＦＲＯＭ又はプログラムド・ロジ
ック・アレイ　（ＰＬＡ）を用いた変換表を使用するこ
とにより、乗算の構成を簡易化する試みがなされてきた
。
しかしながら、本発明においては、そのような構成は使
用されていない、何故ならば、多数の乗算係数及びオペ
ランドを表す多数のビットが、極端に大きな記憶容量を
必要とするからである。
〔問題点を解決するための手段〕
本発明に係るＤＣＴ変換計算回路は、上記問題点を解決
するものであり、該回路は、乗算計算即ち乗算器の使用
を必要としない。
同時に、それは、必要とする空間、計算時間及び電力消
費を減少させることが可能である。
変換マトリックス係数の適切な順序、従って実行される
べき演算の適切な順序を選択することにより、及び係数
を表すために用いられる精度（ビットの数）に基づき、
各乗算は、変換されるべきサンプルを入力に及び／又は
前回の乗算の結果に組み入れる、加算及び桁送り演算に
よって実行される。この場合、全変換演算は、Ｎ−１６
のときには２Ｎ　−Ｎ（Ｎ−１）回の等価加算を行うこ
とによって実行され、或いはＮ、８のときにはＮ　−Ｎ
（２Ｎ＋１）回の等価加算を行うことによって実行され
る。実行される演算の数は劇的に減少するが、蓄積され
る種々の中間の積の再整理がより複雑になることはなく
、そして蓄積メモリのアドレス指定ユニットも複雑なも
のにはならない、この回路の解法は、νＬＳＩ回路を使
用することによって発展した。
更に、この同じ回路は、あらゆる数の次元でＤＣ？変換
を計算するのに使用され得る。
本発明の具体的な目的は、１次元ＯＣＴ変換を計算する
ための、特許請求の範囲第１項に記載されている回路で
ある。この回路は、Ｎ次元ＯＣＴ変換計算回路に発展さ
せるための基本ユニットとして使用され得る。
以下、回路で得られる結果の簡単な理論的な証明を与え
る。
離散関数ｆ（ｊ）　（但し、ｊ＝ｏ、１．・−・、　Ｎ
−１）の１次元ＤＣＴ変換は次式（１１で定義される。
ｋ・０．１．−、　Ｎ−１ ここで、 離散関数ｆ（ｉ、　ｊ）　（但し、Ｉ＋　Ｊ＝Ｏ＋　１
＋””’＋　ＮＪ）　　−の２次元ＤＣ？変換は次式（
２）で定義される。
ｋ・０．１．−・、　Ｎ−１ １＝　０．１．−・・、Ｎ−１ ここで、 基底がＮ−１６及びＮ、８の２つの場合におけるＤＣＴ
変換係数が、第１表及び第２表にそれぞれ示されている
。係数は、８ビツト（即ち７仮数ビツト及びｌ符号ビッ
ト）で量子化されている。
（以下余白） マロ０トロリリ０寸トロの叩ψ（１）のＣｏ■Ｃｏｃｏ
のωト酬■哨のマリへ−１第２表 第１表及び第２表において、異なった順序で、且つ水平
方向の擬僚鏡面により、列で繰り返すところの正又は負
のいくつかの反復する係数値が存在する。そして、該擬
僚鏡面を利用し、下記の規約に従って、入力サンプルベ
クトルｆｉｌにあい対するサンプルに、予備の加算又は
減算を実行することにより、実行されるべき演算の数を
半分に減らすことができる。
ｆ（ｊｌ　＋　ｆ（Ｎ−ｊ−１）　　（但し、ｊは偶数
）ｆ（ｊ）　−ｆ（Ｎ−ｊ−１）　　（但し、ｊは奇数
）行列の偶数番目の行を奇数番目の行から常に分離する
ことにより、１回の加算及び桁送り演算で、前の係数か
ら列の各係数が得られ、偶数番目の行及び奇数番目の行
の係数は、共に、２のベキ乗の２つの値の和に分解され
るということを、本発明者は知見した。
Ｎ＝１６に対する上記の係数の分解の、可能な、しかし
非限定的な例は、次の通りである。
第３表 ９　＝　８＋１　　１８−１６＋２ ２６−９ｘ２＋８　　３５工１８Ｘ２−１４３・２６Ｘ
２−９　５０　＝　１８＋３２−７０−−９ｘ８＋２　
６４　＝　３２＋３２８０・６４＋１６　　７５　＝　
５０／２＋５０５７−２６Ｘ２＋８０／１６８４　＝　
５０ｘ２−１６８７　＝　４３ｘ２＋１　８９−５０／
２＋６４９０　＝　２６÷６４　　６４　＝　３２＋３
２後に見られるように、この分解の最も重要な点は、変
換されるべき信号サンプルｆｉｌと行列係数との間の乗
算演算の実行が、最悪の場合でも、前回のステップで得
られた項の間の１回の加算及び２回の桁送り（係数５７
の場合）しか必要としないという点である０桁送りは、
適切なオペランドを介して即座に実行され得るので、全
変換アルゴリズムは、Ｎ−Ｎ−Ｎ回の加算及びＮ−Ｎ・
（Ｎ−２）回の蓄積、換言すると、約２ＮＮ　（Ｎ−１
）回の等価加算に減少させられ得る。
その理由は後述するが、係数７０は負の符号を与えられ
ている。
Ｎ・８の基底に適用される前後係数の分解の非限定的な
他の例は、次の通りである。
第４表 ７・８−１　　　７　＝　８−１ ２５・３２−７　　４９　＝　７Ｘ８−７７１・６４＋
７　　９１・４９Ｘ２−７１０６　＝　２５ｘ２＋７Ｘ
８　９１・４９Ｘ２−７１２６・１２Ｂ−２１１８＝　
９１Ｘ２−６４この場合は、２のベキ数の因数に順次分
割される、７の倍数の初期分解を必要とし、実行される
べき等価加算の総数は、Ｎ−Ｎ・（２Ｎ＋１）に等しい
。
これは、先の基底がＮｄ６の場合よりも多いように見え
るが、Ｎの値が小さいので、実際は少ない。
１次元の場合の変換アルゴリズムは、（変換されるべき
入力信号の系列を表す）Ｎ個の要素の列ベクトルの系列
とＮ−Ｎ次元の変換係数行列との行列積を計算し、他の
Ｎ個の要素の列ベクトルを得ることにある。上述した公
知の回路では、これは、通常、入力ベクトルの各要素に
、行列内の行に沿って逐次的に移動しつつ、対応する行
列の行のすべての項を乗算し且つ累算することによって
実行される。
これに対し、本発明者は、比較的簡単な構造の回路を実
現するため、上述のように定義された種々の行列係数間
の関係を利用しており、該回路は、行列内の列に沿って
移動しつつ、種々の中間の積の異なる順序で上記行列積
を計算する。換言すると、各列に対し、Ｎ個の部分的な
寄与がＮ個の列の係数に対して計算され且つ蓄積される
が、Ｎ個の係数は、上述のように定義された種々の係数
間の関係を利用するため、第３表又は第４表に示されて
いる２つの連続にアドレスされる０列の他方の半分は鏡
面状態にあるので、列の一方の半分のみが考慮される。
他方、各要素ｆ　（ｋｌのすべての部分的な寄与が、各
入力サンプルｆ（」）に対して同時に計算されなければ
ならないので、Ｎ語の容量を有するメモリが、中間の蓄
積を一時的に格納するために要求される。
更に、２次元変換は、第２の変換ステップが１次元のも
のを転置したＮ個のベクトルに適用されなければならな
いので、２つの直交する変換処理を行うためのＮ−Ｎ語
の容量を有するメモリを余分に必要とする。
各語の大きさは、（ｌｏｇ　Ｎ　＋　Ｎｂ　＋　Ｎｓ）
ビットである。ここに、ｌｏｇ　Ｎは４又は３であり、
Ｎｂは今の場合は８であって係数を表すためのビット数
（係数の精度）であり、そしてＮ３は入力サンプルを表
すためのビット数である。
蓄積されるべき、種々の中間の積を再整理することに関
しては、この型のアプローチは、アドレスの容易な発生
及び管理を可能にするので、回路内部のアドレス指定ユ
ニットを組み立てる上で、余分な複雑さは生じない。
〔実　施　例〕 以下、図面を参照して本発明の実施例について説明する
。
第１図は、本発明に係る、Ｎ−１６及びＮ、８の双方に
適合する１次元ＯＣＴ変換計算回路のブロック図である
。
？ＩＥＭ１は、変換されるべきサンプルベクトルｆ（」
）のＮ個の要素が書き込まれているメモリを示し、該要
素は、読出しの間にアドレス指定ユニットＡＤＲＩによ
ってアドレスされ、この結果、出力バスｌ及び２は、イ
ンデックス［３１及びｆ　（Ｎ−ｊ−１）の要素をそれ
ぞれ同時に保持する。なお、ｊはＯから（Ｎ／２−１）
まで逐次的に増加する。
ＳＯＭＩは、ＭＥＭＩの出力ｌ及び２を加算する通常の
加算器を示す一方、５ＯＴＩは、ＳＥＭＩの出力ｌから
出力２を減算する通常の減算器を示す。
１７Ｇ１及びＲＧ２は、ＳＯＭＩ及び５ＯＴＩの出力を
それぞれ一時的に格納するための通常のレジスタを示す
。
ＥＲＭ及びＯＲＭは、本発明に従って、入力サンブルベ
クトルの要素に変換行列係数を擬イ以乗算することが可
能な回路を示し、８１２Ｍは、行列の偶数番目の行に使
用されると共にＲＧＩの出力３のサンプルを受信する一
方、ＯＲＭは奇数番目の行に使用されると共にＲＧ２の
出力４のサンプルを受信する。
ＥＲＭ及びＯＲＨの具体例については後述する。
ＲＧ３及びＲＧ４は、回路ＥＲＭ及びＯＲＨによって実
行される演算の結果であって、該回路の出力５及び６上
にあるものをそれぞれ一時的に格納するための通常のレ
ジスタを示す、ＲＧ３及び！１０４は、出力８及び出力
９にデータをそれぞれ供給する。
５Ｍ５Ｔ　１及びＳＭＳ↑２は、入力８を入力ｌＯにそ
して入力９を入力１１に加算する、或いは入力１０から
入力８をそして入力１１から入力９を減算する通常の加
算／減算器を示す。
演算の選択は、アドレス指定ユニット　Ａ［ｌｌ？２ｋ
よって制御される。加算は変換の正の係数のときに実行
される一方、減算は負の係数のときに実行される。
ＭＥＭ２及びＭｌ！Ｍ３は、５Ｍ５ＴＩ及びＳｌ’１Ｓ
Ｔ２ｋよって実行された加算／減算の部分的な結果Ｒ（
ｋｌを蓄積するためのメモリを示す。
阿εＭ２は、係数行列の偶数番目の行の寄与に関するＮ
／２個の部分的な結果Ｒ（２ｋ）を記憶する一方、ＭＥ
Ｍ３は、奇数番目の行のＮ／２個の部分的な結果Ｒ（２
ｋ＋１）を記憶する（０≦に≦Ｎ／２−１）。
ＭＥＭ２及びＭＥＭ３は、各インデックスｋに対して１
ラインを有するライン構造である。
ＲＧ５及びＲＧ６は、メモリＭＥＭ２及び？ｌＥｌ＋３
からそれぞれ読み出された部分的な結果Ｒ（２ｋ）及び
Ｒ（２ｋ＋１）をそれぞれ一時的に格納するためのレジ
スタを示す、変換計算の間、種々の部分的な結果が、Ｒ
Ｇ５の出力１０及びＲＧ６の出力１１に存在する。計算
の終了時点において、変換ベクトルＦ（ｋ））のＮ個の
要素は、出力１２及び１３に存在し、そして出力１２ｋ
おける偶数のインデックスの要素Ｆ　（２ｋ）と出力１
３における奇数のインデックスの要素Ｆ　（２ｋ＋１）
とに分割される。
ＡＤＲ２は、メモリＭＥＭ２及びＭＨＭ３に対して読出
し及び書込みを行うためのアドレス、ブロックＥＲＭ及
びＯＲＨによって実行される演算用のコマンド信号、５
Ｍ５Ｔ　１及び５Ｍ５Ｔ　２ｋ対する演算選択信号、並
びにＲＧ５及びＲＧ６の出力選択信号を発生するアドレ
ス指定ユニットである。
変換係数行列の各列に関しては、第３表及び第４表に例
として示されている演算の系列を実行するため、八ＤＲ
２は、ブロックＥＲＭ及びＯＲＨにコマンド信号の同じ
連続を常に供給する６行列の列の関数として変化する項
目は、５Ｍ５Ｔ　１及びＳＭＳ↑２ｋよって実行される
演算の制御、及び適切なインデックスにの部分的な結果
Ｒ（２ｋ）及びＲ（２ｋ＋１）を読み出すための、ＡＤ
Ｒ２ｋよるメモリＭＥＭ２及びＭＥＭ３のアドレス指定
を含む。
これは、行列の種々の列における、絶対値が等しい係数
の位置が異なるので必要である。
＾ＤＲ２ｋよって発生される、ＭＥＭ２及びＭＥＭ３の
読出し用のアドレスは、以下の考察に基づき、第１表、
第２表、第３表及び第４表から容易に演鐸され得る。
第１図に示されている回路は、それぞれが係数行列の偶
数番目及び奇数番目の行に関連する、２つの技に分割さ
れ、該２つの技は同時に動作する。
従って、ＡＤＲ２は、一方がＭＥＭ２内のそして他方が
ＭＥＭａ内の部分的な結果の対に同時にアドレスする。
関連付けられている第１表又は第２表におけるＮ、１６
及びＮ−８の両方の場合において、最上部の左端が、原
点（列０９行０）として採用されている。各列ｍ（０≦
醜≦Ｎ／２−１）に対し、Ａ［ｌＲ２は、第３表又は第
４表に指示されている係数の同一の連続が常に生成され
るように、行ｎ（０：Ｓｎ≦Ｎ−１）のインデックスの
、ＭＥＭ２及びＭＥＭ３の位置にアドレスする。
これらの表において、左側の連続（９，２６，−・・、
又は７．２５，７１．−・）は、常に奇数番目の行に関
係する一方、右側の連続（１８，３５，・・・、又は７
、　４９゜９１、・・・）は常に偶数番目の行に関係す
る。
インデックスＮ／２−１の最後の列に関する蓄積に関し
ては、出力１２及び１３におけるデータは、既に変換演
算の最終結果であるが、該データは、無秩序の対の系列
になっており、即ち可変のインデックスｋを有しており
、該可変のインデックスには、第１表又は第２表の（Ｎ
／２−１）番目の列における第３表又は第４表の系列の
係数の具体的な順序に依存する。
次に、もし主要な目的が、回路が変換を計算する際の遅
延を最小にすることであるならば、ＭＥＭ２及び？ＩＥ
Ｍ３における、結果の最後の記憶は避けられ得、そして
これらの結果は、（Ｎ／２−１）番目の列に関する５Ｍ
５Ｔ　１及び５Ｍ５Ｔ　２の計算の最後のシリーズの開
始時にＡＤＲ２ｋよって供給されるデータレディ信号Ｏ
Ｒにより、出力１２及び１３にもたらされ得る。
この場合、第１図に示されている回路の下流の外部のア
ドレス指定ユニットが、結果を正しく整理する仕事を割
り当てられるであろう。
逆に、もし第１図に示されている回路の出力において正
しく整理された結果の系列（直線的に増大するｋを有す
る）を得ることがより重要であるならば、最後の列に関
する計算結果は、ＭＥＭ２及びＭＥＭ３に記憶される。
Ａ［ｌＩ？２は、上記データレディ信号ＯＲを供給した
場合、出力１２及び１３において変換されたベクトルＦ
（ｋ））のＮ個の要素の整理された系列をもたらすため
、別の系列でＭＥ１１２及びＭＥＭ３にアドレスする。
ＭＥＭ２及びＭＥＭ３に対するアドレスの発生に間して
は、ＡＤＲ２は、一方がＭＥＭＺ用で他方が１１１Ｅｌ
’１３用の２個のカウンタを有しており、該カウンタは
、行列の各列について０からＮ／２−１まで逐次的に計
数し、そして組合せ論理が、カウンタの出力のビットの
桁寄せを、ｍ（即ち、列）の値の関数で、適切に変化さ
せる。
或いは、八〇Ｒ２は、先ず列、次いで行という具合に、
増加する順序で逐次的にアドレスされるマトリックス構
造のメモリからなっていてもよく、その場合、ＭＩ！Ｍ
２及びＭｆ！Ｍ３にアドレスするために使用されるＮ個
の値の対は、それぞれの位置に書き込まれる。
ＡＤＲ２の具体化は、当業者にとっては問題ではないで
あろう。
図には示されていないが、これもまた当業者にとっては
問題のない、標準型の外部の同調ユニットが、種々の逐
次式の回路及びブロックＡＤＲ２ｋクロック信号を供給
するために設けられている。更に、このユニットは、＾
ＤＲ２ｋ、入力サンプルベクトルｆｉｌを計算するため
のスタート信号５ＴＡＲＴを供給する。
第１図において、ブロックＭＥＭＩ及びＡＤＲＩは、１
）ＣＴ変変針計算回路本質的な部分ではないが、入力ｌ
及び２上にベクトルｆｌｊｌの対の系列を達成する方法
の例として示されている。
もし第１図に示されている回路が集積化された構造を用
いて組み立てられるならば、上記ブロックは集積回路の
外部に設けられるのが好ましい。
その理由は、それらが、既に存在している回路の一部で
あるかも知れないし、また、使用される技術が、考慮さ
れている特定のケースに依存するためである。しかしな
がら、上述したベクトルｆｉｌの要素の特殊な系列が入
力ｌ及び２ｋおいて得られるように留意されなければな
らない。
第２図は、Ｎ−１６用の、鎖線で指示されている、ブロ
ックＥＲＭ及びブロック０１１Ｈの第１実施例のブロッ
ク図である。
ＥＲ？Ｉは回路ブロックＭＸ１、　ＭＸ２．　ＳＨ１、
　ＳＨ２，５Ｍ５Ｔ３及びＲＧ７からなる一方、ＯＲＭ
は回路ブロックＭＸ３゜ＭＸ４．　ＳＨ３，ＳＨ４，Ｓ
７３Ｍ４．　ＲＧ８．　ＲＧ９及びＲＧ１０からなる。
ＭＸＩ及びＭＸ２は通常のマルチプレクサを示し、それ
らの各々は、ＲＧＩ　（第１図）の出力３及びｌ？Ｇ’
７の出力１５を受信する。
ＳＨＩ及び５ｌ（２は、それらの入力に供給されたデー
タの入力位置の所定変数を桁送りする回路である。Ｓ）
１はＭＸＩの出力を受信する一方、ＳＨ２はＭＸ２の出
力を受信する。
Ｓ旧及びＳＨ２は、（それらの構造を遣る平均データ伝
搬時間である）短い、固定された期間内に入力位置の変
数を桁送りする一連のマルチプレクサからなる、たる形
格送り器（ｂａｒｒｅｌ　３ｈｉｆｔｅｒ）である０桁
送り位置の数は、それらの制御入力に供給されるビット
の組合せによって決定される。該桁送り器は、それらの
より速い桁送り速度のために、通常のシフトレジスタに
代わって使用される。
ＳＨＩ及びＳＨ２の出力は通常の加算／減算器５Ｍ５Ｔ
３に供給され、該加算／減算器５Ｍ５Ｔ３は、入力を加
算するか、又は５）１１の出力からＳＨ２の出力を減算
する。
５Ｍ５Ｔ３の出力は、ブロックＥＲＭの出力５であると
同時に通常のレジスタＲＧ７の入力でもあり、このレジ
スタは、結１７からのローディング信号を受信すると入
力データを記憶し、そしてそのデータ出力１５は、ＭＸ
Ｉ及”びＭＸ２の入力に接続されている。
ブロック０１１１の構造は、ＥＲＭのそれと同様であり
、加算／減算器５Ｍ５Ｔ４に供給するたる形格送り器Ｓ
Ｈ３及びＳＨ４を伴うマルチプレクサＭＸ３及びＭＸ４
を具備する。加算／減算器５Ｍ５Ｔ４は、入力を加算す
るか、又は５１１４の出力から５ｌ１３の出力を減算す
る。
５Ｍ５Ｔ４の出力は、ＯＲＨの出力６であると同時に通
常のレジスタＩ？Ｇ８．　Ｉ？Ｇ９及びＲＧ１０の入力
でもあり、これらのレジスタは、結！１７からのローデ
ィング信号を受信すると入力データを記憶する。
？ｌＸ３は、ＲＧ２　（第１図）の出力４及びＲＧ８　
ノ出力１６を受信する一方、ＭＸ４は、出力４、ＲＧ９
の出力１７及びＲＧ１０の出力１８を受信する。
ブロックＡＤ［１２（第１図）は、結線７に、マルチプ
レクサＭＸ１．　ＭＸ２．　ＭＸ３及びＭＸ４の入力選
択信号、ＳＨ１、　ＳＨ２，５）１３及びＳＨ４によっ
て実行される桁送りの量を決定するビットの組合せ、レ
ジスタＲＧ７、ＲＧ８．　ＲＧ９及びＲＧ１０用のロー
ディング信号、並びに５Ｍ５Ｔ３及びＳＭＳ↑４用の加
算／減算選択信号を供給する。結線７に信号を発生する
、八〇Ｒ２の部分の構成は、ブロックＥＲＭ及びブロッ
クＯＲＨの動作についての以下の記載から容易に演縄さ
れ得る。
入力３及び４上の各データに対し、ブロックＥＲＭは第
３表における右側の列の係数を上から下宿乗算する一方
、ＯＲＭは左側の列の係数を上がら下宿乗算する。
入力３のデータに第１の係数α樽を乗算するため、ＭＸ
Ｉ及び）ｌＸ２は、共に入力３に切り替えられる。
ＳＨＩは、左に向けて４個の位置だけ桁送りを行う（１
６による乗算）一方、ＳＨ２は１個の位置だけ桁送りを
行う（２ｋよる乗算）０次いで、５Ｍ５Ｔ３は加算を行
い、そして１８による乗算の結果は、出力５にもたらさ
れると共に、レジスタＲＧ７に一時的に格納され、第２
及び第３の係数（３５及び５０）による、入力３の後続
のデータの乗算のためのに働く、第２の係数（３５）に
対しては、ＭＸ】はＲＧ７による入力１５に切り替えら
れ、そしてＭＸ２は入力３に切り替えられる。　５）１
１は左に１個の位置だけ桁送りを行い、５８２は桁送り
を行わず、そして５Ｍ５Ｔ３は差を取る。第３の係数（
５０）に対しては、ＭＸＩは入力１５に、そしてＭＸ２
は入力３にそれぞれ切り替えられる。Ｓ［１１は桁送り
を行わない一方、５ｌ（２は左に５個の位置だけ桁送り
を行う。
５Ｍ５Ｔ３は２つの入力を加算し、そしてその結果は、
出力５にもたらされると共に、前のものに代ってＲＧ７
に格納される。
第４の係数（６４）に対しては、ＭＸＩ及びＭＸ２は入
力３に切り替えられる。　ＳＨＩ及びＳＨ２は左に５個
の位置だけ桁送りを行い、そして５Ｍ５Ｔ３は和を取第
５の係数（７５）に対しては、ＭＸＩ及び？ＩＸ２は入
力１５に切り替えられる。　ＳＨＩは右に１個の位置だ
け桁送りを行う（２ｋよる除算）一方、ＳＨ２は　。
桁送りを行わない、　Ｓ？１ＳＴ３は入力の和を取る。
第６係数（８４）に対しては、ＭＸＩは入力１５に、そ
してＭＸ２は入力３にそれぞれ切り替えられる。ＳＨＩ
は左に１個の位置だけ桁送りを行い、ＳＨ２は左に４個
の位置だけ桁送りを行う、　５Ｍ５Ｔ３は差を取る。
第７の係数（８９）に対しては、ＭＸＩは入力１５に、
そしてＭＸ２は入力３にそれぞれ切り替えられる。
ＳＨＩは右に１個の位置だけ桁送りを行い、ＳＨ２は左
に６個の位置だけ桁送りを行い、そして５Ｍ５Ｔ３は和
を取る。
第８の係数（６４）に対しては、第４の係数に対するも
のと同じ演算が実行される。
入力４のデータに第１の係数（９、第３表の第１列）を
乗算するため、ＭＸ３及びＭＸ４は入力４に切り替えら
れる。　５）１３は桁送りを行わず、５Ｈ４は左に３個
の位置だけ桁送りを行う（８による乗算）。
５Ｍ５Ｔ４は和を取り、そしてその結果は、出力６にも
たらされると共に、レジスタＲＧ８に格納され、第２、
第３及び第４の係数（２６，４３及び７０）による、後
続の乗算のために働く。
第２の係数（２６）に対しては、ＭＸ４は入力４に、そ
してＭＸ３は入力１６にそれぞれ切り替えられる。
ＳＨ３は左に１個の位置だけ桁送りを行い、ＳＨ４は左
に３個の位置だけ桁送りを行う、　５Ｍ５Ｔ４は和を取
り、そしてその結果はレジスタＲＧ９に格納される。第
３の係ｌｉｔ　（４３）に対しては、ＭＸ３は入力１６
に、そしてＭＸ４は入力１７にそれぞれ切り替えられる
。　ＳＨ３は桁送りを行わず、ＳＨ４は左に１個の位置
だけ桁送りを行う、　５Ｍ５Ｔ４は差を取り、そして結
果はレジスタＲＧ１０に格納される。第４の係数（−７
０）　ニ対しては、ｌｌｌＸ４は入力４に、そし７ＭＸ
３は入力１６にそれぞれ切り替えられる。　ＳＨ３は左
に３個の位置だけ桁送りを行い、ＳＨ４は左に１個の位
置だけ桁送りを行い、そして５Ｍ５Ｔ４は差を取る。第
４の係数は負の符号を与えられる。何故ならば、もしそ
のようしないと、５Ｍ５Ｔ４の入力を反転させることが
必要となり、徒らに回路が複雑になるからである。しか
しながら、ＯＲＨによって計算された積の正しい符号は
、回路に余分な負荷を掛けることなく　、５Ｍ５Ｔ２（
第１図）からの適切な加算コマンド又は減算コマンドに
よって復旧される。
第５の係数（８０）に対しては、ＭＸ３及びＭＸ４は入
力４に切り替えられる。　ＳＨ３及び５ｔ（４は左にそ
れぞれ４個及び６個の位置だけ桁送りを行う、　５Ｍ５
Ｔ４は和を取り、そしてその結果は前のものに代ってレ
ジスタＲＧ８に格納される。
第６の係数（５７）に対しては、ＭＸ３は入力１６に、
そしてＭＸ４は入力１７にそれぞれ切り替えられる。
ＳＨ３は右に４個の位置だけ桁送りを行い（１６による
除算）　、　ＳＨ４は左に１個の位１だけ桁送りを行い
、そしてＳＭＳ↑４は和を取る。第７の係数（８７）に
対しては、ＭＸ３は入力４に、そしてＭＸ４は入力１８
にそれぞれ切り替えられる。　ＳＨ３は桁送りを行わな
い、　ＳＨ４は左に１個の位置だけ桁送りを行い、そし
て５Ｍ５Ｔ４は和を取る。
第８の係数（９０）に対しては、ＭＸ３は入力４に、そ
してＭＸ４は入力１７にそれぞれ切り替えられる。
ＳＨ３は左に６個の位置だけ桁送りを行い、ＳＨ４は桁
送りを行わず、そして５Ｍ５Ｔ４は和を取る。
ブロックＥＲＭ及びブロックＯＲＭは、同時に動作し、
２つの桁送り及び加算／減算による一般的な乗算を実行
すると共に、必要なときには、その結果をレジスタＲＧ
１．・・−、ＲＧ１０のうちの１つに格納する。
第３図は、Ｎ−１６用の、鎖線で指示されている、ブロ
ックＢＲＭ及びブロックＯＩ？Ｉ’ｌの第２実施例のブ
ロック図である。
ＥＲＭ及びＯＲＭは、加算器又は減算器とレジスタとの
対からなる。各対は、第３表の所定の係数についての積
のために働く、各レジスタの出力は、出力レジスタに、
そして必要な所では、他の加算器又は減算器の入力に接
続されている。該加算器又は減算器の入力は、第３表に
示されている２のベキ数による種々の乗算又は除算を行
うために、適切に桁寄せをされている。
ブロックＡＤＨ２（第１図）は、第３図に示されている
連続と一敗して、積の結果としての２つの連続を生成す
るように、マルチプレクサのみを制御する。　ＥＲＭは
第３表における右側の列の係数についての積の連続を生
成する一方、ＯＲＭは左側の列の係数についての積の連
続を生成する。
ブロックＥＲＭの詳細について述べると、加算器Ｓ？１
１は、第３表の右側の列における第１の係数α鴫を乗算
し、そしてレジスタＲＧ１１はその結果を記憶する。　
ＳＭＩは、左に４個の位置だけ桁送りされたレジスタＲ
ＧＩ（第１図）の出力３を第１の入力に受信し、そして
左に１個の位置だけ桁送りされた出力３を第２の入力に
受信する（１６及び２ｋよる乗算）。
減算器ＳＴＩは第２の係数（３５）を乗算し、そしてレ
ジスタＲＧ１３はその結果を記憶する。　ＳＴＩは、第
２の入力に供給される、左に１個の位置だけ桁送りされ
たＲＧ１１の出力から、第１の入力に供給される出力３
を減算する。
加算器ＳＭ２は第３の係数（５０）を乗算し、そしてレ
ジスタＩ？Ｇ１２はその結果を記憶する。　ＳＨ２は、
左に５個の位置だけ桁送りされた出力３及びレジスタＲ
Ｇ１１の出力を受信する。
ＲＧ１７は、第４及び第８の係数（６４）を乗算する。
つまり、それは６個の位置だけ桁送りされた出力３を受
信する。
加算器ＳＭ４は第５の係数（７５）を乗算し、そしてレ
ジスタＲＧ１６はその結果を記憶する。　５Ｍ４は右に
１個の位置だけ桁送りされた（２ｋよる除算）レジスタ
ＲＧ１２の出力を第１の入力に受信し、そして桁送りさ
れていないＲＧ１２の出力を第２の入力に受信する。
減算器ＳＴ２は第６の係数（８４）を乗算し、そしてレ
ジスタ１ｌＧ１４はその結果を記憶する。　Ｓｒ１は、
第２の入力に供給される、左に１個の位置だけ桁送りさ
れたレジスタＲＧ１２の出力から、第１の入力に供給さ
れる、左に４個の位置だけ桁送りされた出力３を減算す
る。
加算器ＳＭ３は第７の係数（８９）を乗算し、そしてレ
ジスタＲＧ１５はその結果を記憶する。　５Ｍ３は、左
に６個の位置だけ桁送りされた出力３及び右に１個の位
置だけ桁送りされた（２ｋよる除算）レジスタＲＧ１２
の出力を受信する。
レジスタＲＧ１１、・・−・、　ＲＧ１７の出力は、７
−入力マルチプレクサＭＸ５に供給される。　ＲＧ１７
の出力は、ＭＸ５により、出力５に２度切り替えられる
。
ブロックＯＲＨに関しては、加算器ＳＭ６は、第３表の
左側の列における第１の係数（９）を乗算し、レジスタ
ＲＧ１９はその結果を記憶する。　３Ｍ６は、左に３個
の位置だけ桁送りされた出力４を第１の入力に受信し、
そして桁送りされていない出力４を第２の入力に受信す
る。
加算器ＳＭ７は第２の係数（２６）を乗算し、そしてレ
ジスタＲＧ２０はその結果を記憶する。　Ｓｌ’１７は
、左に３個の位置だけ桁送りされた出力４及び左に１個
の位置だけ桁送りされたレジスタＲＧ１９の出力を受信
する。
減算器ＳＴ４は第３の係数（４３）を乗算し、そしてレ
ジスタＲＧ２３は結果を記憶する。Ｓｒ４は、左に１個
の位置だけ桁送りされたレジスタＲＧ２０の出力から、
レジスタＲＧ１９の出力を減算する。
減算器ＳＴ３は第４の係数（−７０）を乗算し、レジス
タＲＧ２１は結果を記憶する。Ｓｒ１は、左に１個の位
置だけ桁送りされた出力４から、左に３個の位置だけ桁
送りされたレジスタＲＧ１９の出力を減算する。この場
合、係数の符号は、回路を複雑にするような影響を与え
ないので、それによる差異は生じない。
加算器ＳＭ５は第５の係数（８０）を乗算し、そしてレ
ジスタＲＧ１Ｂは結果を記憶する。　５Ｍ５は、左に６
個の位置だけ桁送りされた出力４を第１の入力に受信し
、そして左に４個の位置だけ桁送りされた出力４を第２
の入力に受信する。
加算器ＳＭ９は第６の係数（５７）を乗算し、そしてレ
ジスタＲＧ２４は結果を記憶する。　５Ｍ９は、右に４
個の位置だけ桁送りされた（１６による除算）レジスタ
ＲＧ１Ｂの出力及び左に１個の位置だけ桁送りされたレ
ジスタＲＧ２０の出力を受信する。
加算器５Ｍｌ０は第７の係数（８７）を乗算し、そして
レジスタ２５ばその結果を記憶する。　５Ｍｌ０は、桁
送りされていない出力４及び左に１個の位１だけ桁送り
されたレジスタｌ？Ｇ２３の出力を受信する。
加算器ＳＭ８は第８の係数（９０）を乗算し、そしてレ
ジスタＲＧ２２はその結果を記憶する。Ｓ−８は、左に
６個の位置だけ桁送りされた出力４及び桁送りされてい
ないレジスタＲＧ２０の出力を受信する。
レジスタＲＧ１Ｂ、　−・、　［１Ｇ２５の出力は、８
−入力マルチプレクサＭＸ６に供給される。
前述のように、ブロックＡＤＲ２（第１図）は、結線７
上の制御信号により、入力と出力５及び６との適切な一
連の接続を選択するマルチプレクサＭＸ５及びＭＸ６の
みを制御する。レジスタＲＧ１１。
ＲＧ１２．−・、　ＲＧ２５に対して特別のローディン
グコマンドを供給する必要はない、何故ならば、それら
のレジスタの出力におけるデータは、それらがマルチプ
レクサＭＸ５及びＭＸ６によって引き取られる時であっ
ても十分に安定であり且つ正しいからである。更に、レ
ジスタＲＧＩ及びＲＧ２　（第１図）のそれぞれの出力
３及び４におけるデータは、回路ＥＲＭ及びＱＲＭがす
べての計算、即ち変換係数行列の１つの列に関する計算
、を実行するのに必要な時間の間、固定されている。従
って、図面の簡易化のために図示されていない、回路の
すべてのレジスタに供給される、通常のクロック信号に
よってレジスタのローディングを十分に指令することが
でき、そして、種々の演算結果は、ｖ１続接続されてい
るレジスタの種々のレベルの間を伝搬する。
第１のクロック信号パルスの後には、第ルベルのレジス
タＲＧ１１　（ブロックＥＲＭ）及びＲＧ１９　（ブロ
ックＯＲＭ）の出力は、正しい、安定したデータを既に
保持しており、該データは、マルチプレクサＭＸ５及び
ＭＸ６を介して出力５及び６等に直ちに伝えられる０次
いで、ＭＸ５及びＭＸ６の切替えが、クロック信号のリ
ズムに従う。
第３図に示されている実施例は、第２図に示されている
実施例よりも多くの部品（集積回路が使用されている場
合には等価論理ゲート）の使用を必要とするが、より速
い計算速度を可能にすると共に、ブロックＡＤＲ２ｋよ
るアドレスを簡単にする。
第４図は、Ｎ−８用の、鎖線で指示されている、ブロッ
クＥＲＭ及びＯＲＨの第３実施例のブロック図である。
この回路の動作は第２図に示されている回路のそれに準
するので、使用されている部品、演算方法及びブロック
ＡＤＲ２（第１図）の制御方式に関する概略的な考察に
ついて記載する。
入力３及び４における各データに対し、ブロックＥＲＭ
は第４表における右側の列の係数を上から下宿乗算する
一方、ＯＲＭは左側の列の係数を上から下宿乗算する。
ブロックＥＲＭは、マルチプレクサＭＸ７及びＭＸ８゜
ＭＸ７の下流のたる形格送り器５）１５．　ＭＸ８の出
力から５）１５の出力を減算する減算器５Ｍ５Ｔ５　、
並びに５Ｍ５Ｔ５の出力を格納し得るレジスタＲＧ２７
及びＲＧ２８からなる。　ＭＸ７は、その入力において
、出力３及びＩ？Ｇ２７の出力２０を受信する。　ＭＸ
８は、その入力において、出力３　、ＲＧ２７の出力２
０及びＲＧ２８の出力２１を受信する。
第４表における右側の列に示されている分割の第１の加
数の２のベキ数による乗算を得るためには、唯一個のた
る形格送り器が必要なだけであり、マルチプレクサＭＸ
８の入力が適切に桁寄せされていれば十分である。レジ
スタＲＧ２８の出力２１は、左に１個の位置だけ桁送り
された（係数４９及び９１の２ｋよる乗算’）　ｎＸ８
の入力に供給される。
レジスタＲＧ２７の出力２０及びレジスタＲＧＩ（第１
図）の出力３は、左に３個の位置だけ桁送りされた（係
数７及び入力データの８による乗算）　ＭＸ８に供給さ
れる。
入力３のデータに第１の係数（７）を乗算するため、Ｍ
Ｘ７及びＭＸ８は、入力３に切り替えられる。　ＳＨ５
は桁送りを行わない、　５Ｍ５Ｔ５の出力は、ＲＧ２７
に格納され、そしてＭｌ！Ｍ２　（第１図）には蓄積さ
れない。
その理由は、それはＥＲＭ内部でのみ使用されるからで
ある。
第２の係数（４９）についての演算に対し、ＭＸ？及び
ＭＸ８はＲＧ２７の出力２０に切り替えられる。　５８
５は桁送りを行わない、　５Ｍ５Ｔ５の出力は、ＲＧ２
８に格納されると共に、出力５から取り出されてＭＥ？
１２（第１図）に蓄積される。
第３の係数（９１）についての演算に対し、ＭＸ７はＲ
Ｇ２７の出力２０に切り替えられ、ＭＸ８はＲＧ２８の
出力２１に切り替えられ、そしてＳＨ５は桁送りを行わ
ない、同じサイクルの演算が第４の係数（９１）に対し
て使用される。最後に、Ｓｌ’ｌＳ↑５の結果はｌ？Ｇ
２Ｂに格納される。
第５の係数（１１８）についての演算に対し、ＭＸ７は
出力３に切り替えられ、ＭＸ８はＲＧ２８の出力２１に
切り替えられ、そしてＳＨ５は左に６個の位置だけ桁送
りを行う（６４による乗算）。
ブロックＯＲＭ　３よ、加算／減算器５Ｍ５Ｔ６に供給
するたる形格送り器５ｔ（６及び５１１７をそれぞれ伴
う乗算器ＭＸ９及びＭＸ１０を具備し、上記５Ｍ５Ｔ６
の出力６はレジスタＲＧ２９及び１ｌＧ３０に格納され
得る。　ＭＸ９は、ＲＧ２　（第１図）の出力４及びＲ
Ｇ２９の出力２２を受信する一方、ＭＸ１０は出力４及
びＲＧ３０の出力２３を受信する。　・ 入力４のデータに、第４表における左側の列の第１の係
数（７）を乗算するため、ＭＸ９及び？ＩＸＩＱはＲＧ
２　（第１図）の出力４に切り替えられる。　ＳＨ６は
桁送りを行わない、　ＳＨ７は左に３個の位置だけ桁送
りを行う、　５Ｍ５Ｔ６は、ＳＨ７の出力からＳＨ６の
出力を減算する。　５Ｍ５Ｔ６の出力は、ＲＧ２９にの
み格納され、そしてＭＥＭ２　（第１図）には蓄積され
ない。
その理由は、それはＯＲＭ内部でのみ使用されるからで
ある。
第２の係数（２５）についての演算に対し、ＭＸ９はＲ
Ｇ２９の出力２２ｋ切り替えられ、？ｌＸ１０は出力４
に切り替えられる。　ＳＨ６は桁送りを行わないが、Ｓ
Ｈｌは５個の位置だけ桁送りを行う、５Ｍ５Ｔ６は、Ｓ
Ｈｌの出力から５）１６の出力を減算し、そしてその結
果はＲＧ３０に格納される。
第３の係数（７１）についての演算に対し、ＭＸ９はＲ
Ｇ２９の出力２２ｋ切り替えられ、ＭＸ１０は出力４に
切り替えられる。　ＳＨ６は桁送りを行わないが、ＳＨ
ｌは６個の位置だけ桁送りを行い、そして５Ｍ５Ｔ６は
、５）１６及びＳＨｌの出力を加算する。
第４の係数（１０６）についての演算に対し、ＭＸ９は
ＲＧ２９の出力２２ｋ切り替えられ、ＭＸ１０はＲＧ３
０の出力２３に切り替えられる。　ＳＨ６は左に３個の
位置だけ桁送りを行い、５）１７は左に１個の位置だけ
桁送りを行い、そして５Ｍ５Ｔ６はＳＨ６及びＳＨｌの
出力を加算する。
第５の係数（１２６）についての演算に対し、１ＩＸ９
及びＭＸ１０は出力４に切り替えられる。　ＳＨ６は左
に１個の位置だけ桁送りを行い、ＳＨｌは左に７個の位
置だけ桁送りを行い、そして５Ｍ５Ｔ６は、ＳＨｌの出
力からＳＨ６の出力を減算する。
第５図は、Ｎ＝８用の、鎖線で指示されている、ブロッ
クＥＲＭ及びブロックＯＲＨの第４実施例のブロック図
である。
この回路の動作は第３図に示されている回路のそれに準
するので、使用されている部品、演算方法及びブロック
＾ＤＲ２（第１図）の制御方式に関する概略的な考察に
ついて記載する。
入力３及び４における各データに対し、ブロックＥＲＭ
は第４表における右側の列の係数を乗算する一方、ＯＲ
＋１は左側の列の係数を乗算する。
ブロックＥＲＭにおいて、減算器ＳＴ６は、ＲＧＩ（第
１図）０出力３上のデータに、第４表における右側の列
の第１の係数（７）を乗算し、その結果はレジスタＲＧ
３１に格納される。
その２つの入力において、Ｓｉ２は、被減数入力では左
に３個の位置だけ桁送りされている、出力３を受信する
。
減算器ＳＴ７は第２の係数（４９）を乗算し、その結果
はレジスタＲＧ３２ｋ格納される。その２つの入力にお
いてＳｉ７は、被減算入力では３個の位置だけ桁送りさ
れている、ＲＧ３１の出力を受信する。
減算器５丁８は第３の係数（９１）を乗算し、その結果
はレジスタＲＧ３３に格納される。　Ｓｉ２は、左に１
個の位置だけ桁送りされているＲＧ３２の出力から、１
７（ｉ３１の出力を減算する。
減算器ＳＴ９は第４の係数（１１８）を乗算し、その結
果はレジスタＲＧ３４に格納される。　Ｓｉ２は、左に
１個の位置だけ桁送りされたＲＧ３３の出力から、左に
６個の位置だけ桁送りされた出力３を減算する。
レジスタＲＧ３２．　ＲＧ３３及びＩ？Ｇ３４の出力は
、３−入力マルチプレクサＭＸ１１の入力に供給され、
そして順順に出力５に接続される。Ｉ？Ｇ３３の出力は
２度使用される。
ブロックＯ１７Ｍにおいて、減算器５Ｔ１０は、ＲＧ２
　（第１図）の出力４上のデータに、第４表における左
側の列の第１の係数（７）を乗算し、その結果はレジス
タＲＧ３５に格納される。
その２つの入力において、５Ｔ１０は、被減数入力では
左に３個の位置だけ桁送りされている、出力４を受信す
る。
減算器５Ｔ１２は第２の係数（２５）を乗算し、その結
果はレジスタＲＧ３７に格納される。　５Ｔ１２は、左
に５個の位置だけ桁送りされた出力４から、ＲＧ３５の
出力を減算する。
加算器５Ｍ１２は第３の係数（７１）を乗算し、その結
果はレジスタＲＧ３８に格納される。　５Ｍ１２は、Ｒ
Ｇ３５の出力に、左に６個の位置だけ桁送りされた出力
４を加算する。
加算器５Ｍ１３は第４の係数（１０６）を乗算し、その
結果はレジスタＲＧ３９に格納される。　５Ｍ１３は、
左に３個の位置だけ桁送りされたＲＧ３５の出力に、左
に１個の位置だけ桁送りされたＲＧ３７の出力を加算す
る。
減算器５Ｔ１１は第５の係数（１２６）を乗算し、そし
てレジスタＲＧ３６はその結果を格納する。その２つの
入力において、５Ｔ１１は、被減数入力では左に７個の
位置だけ桁送りされた出力４を受信し、そして減数入力
では左に１個の位置だけ桁送りされた出力４を受信する
。
レジスタＲＧ３６．　ＲＧ３１．　ＲＧ３８及び１ｌＧ
３９の出力は、４−入力マルチプレクサＭＸ１２の入力
に供給され、そして順々に出力６に接続される。
第５図に示されている実施例は、第４図に示されている
実施例よりも多くの部品（集積回路が使用されている場
合には等値論理ゲート）の使用を必要とするが、より速
い計算速度を可能にすると共に、ブロックＡＤＲ２ｋよ
るアドレスを闇単にする。
第１図に示されている回路は、ｎ次元のＤＣ？変換を計
算するために使用され得る。ここで、且は任意であるが
、実用上量も興味があるのはｎ＝１゜２．３の場合であ
る。
１次元の場合については、第１図に示されている回路が
入力サンプルベクトルに一連の計算を行うということを
既に述べた。
他方、２次元及び３次元の場合については、上述した演
算がそれぞれ２Ｎ回及び３Ｎ”回繰り返されるというこ
とが証明され得る。
従って、第１図に示されている回路は、ブロックＭＥＭ
Ｉ及びＡＤＲＩ　（第１図）の機能をも実行可能な、変
換の中間の積を蓄積するためのメモリ及び該メモリをア
ドレスするための標準的な回路を含むように拡張されな
ければならない。
本発明に係る回路は、νＬＳＩ回路としては好都合に具
体化され得る。もし入力ベクトルｆ（ｊ）の各要素に対
して１２ビツトの表現精度であり、そして行列係数に対
して８ビツトの表現精度であるとすると、上述したそれ
ぞれの構成について、回路の複雑さを見積ることができ
る。
第２図に示されているように具体化されているブロック
ＥＲＭ及びＯＲＨについては、回路全体で約３５００個
の等価ゲート（例えば、１１ｃＭＯ５技術により、各等
価ゲートは４個のトランジスタからなる）及び１６Ｘ２
４ビツトの蓄積メモリ　（ブロックＭＥＭ２及びＭＥＭ
３、第１図）が必要である。この具体例は、各基本演算
当り約６０ｎｓの実行時間を提供する。第３図に示され
ているように具体化されているブロックＥＲ？Ｉ及びＯ
１１Ｍについては、回路全体で約５８００個の等価ゲー
ト及び第２図のものに等しい蓄積メモリが必要であり、
基本演算当りの実行時間は約２０ｎｓである。
第３図及び第４図に示されているようなＥＲＭ及びＯＲ
Ｍの具体例は、それぞれ２９００個及び４０００個の等
価ゲート、並びに８×２３ビツトの蓄積メモリを必要と
し、基本演算当りの実行時間はそれぞれ６０ｎｓ及び２
０ｎｓである。
第６図は２次元ＯＣＴ変換計算回路の実施例のブロック
図である。それは、ＤＣＴＩ及びＤＣＴ２として指示さ
れている、（第１図に示されているような）２個の１次
元ＯＣＴ変換計算回路を具備し、これらの１次元［ＩＣ
Ｔ変換計算回路は縦続接続されていると共に、それらの
間には、中間結果のベクトルＦ（ｋｌを一時的に格納す
るためのメモリＭＢ１１４が介在させられている。ブロ
ック＾ＤＲ３は、ＭＥＭｄ用の読出し／Ｉ込みアドレス
を発生するとともに、ブロックＤＣ↑１及び［１ＣＴ２
ｋ関するアドレス発生器ＡＤＲＩ及び＾０Ｒ２（第１図
）を同期させる。メモリＭＥＭ４は、それぞれがＮ個の
要素からなる、Ｎ個のベクトルＦ（ｋｌを収容するよう
なマトリックス構造であり、それが書き込まれる方向と
直交するように読み出される（列毎に読み出され、行毎
に書き込まれるか、或いはその逆）。
第６図に示されている回路の具体化は、第１図に示され
ている回路についての記載が与えられているので、当業
者にとっては問題ではないであろう。
【図面の簡単な説明】
第１図は本発明に係る１次元ＤＣＴ変換計算回路のブロ
ック図、 第２図、第３図、第４図及び第５図は、乗算演算を実行
する、第１図のブロックＥＲＭ及びＯ１１Ｍの実施例の
ブロック図、及び 第６図は第１図に示されている回路を２個使用している
２次元ＯＣＴ変換計算回路の実施例のブロック図である
。 ＭＥＭ・−メモリ、　　　　　ＲＧ・・−・レジスタ、
＾ＤＲ・−・アドレス指定ユニット、 ＳＯＭ、　ＳＭ・−加算器、　　ＳＯＴ、　ＳＴ−減算
器、５Ｍ５Ｔ・−・加算／減算器、　ＥＲＭ、　ＯＲＭ
−・擬似乗算回路、ＭＸ−・−マルチプレクサ、　ＳＨ
・−・桁送り器、ＤＣＴ・・・１次元ＯＣＴ変換計算回
路。 代理人の氏名　　　川原１）−穂 ［５ＴＡ１７Ｔ　ＤＲ（３ ＦＩＧ、１

Claims (14)

    【特許請求の範囲】
  1. （１）Ｎ次元のサンプルベクトルｆ（ｊ）（０≦ｊ≦Ｎ
    −１）の離散余弦変換を計算する回路であつて、該変換
    は、順序（及び場合によつては符号）は異なるが、各列
    においてそれらの絶対値が反復する係数を有する、Ｎ・
    Ｎ次元の正方行列の基底を有し、該回路は、Ｎ次元の変
    換されたサンプルベクトルＦ（ｋ）（０≦ｋ≦Ｎ−１）
    を得るものにおいて、 該回路は、第１のものは該行列の偶数番目の行の係数に
    関する演算用であり、第２のものは該行列の奇数番目の
    行の係数に関する演算用である、並行して動作する２つ
    の回路の枝を具備し、該２つの回路の枝は、 該第１及び第２の回路の枝にそれぞれ属する第１の加算
    器（ＳＯＭ１）及び第１の減算器（ＳＯＴ１）であつて
    、入力においてインデックス（ｊ）及び（Ｎ−ｊ−１）
    を有するベクトルｆ（ｊ）の１対のサンプルをそれぞれ
    受信し、ｊは０からＮ／２−１まで逐次的に増加するも
    のと、 該第１及び第２の回路の枝にそれぞれ属する第１の計算
    ユニット（ＥＲＭ）及び第２の計算ユニット（ＯＲＭ）
    であつて、前記第１の加算器（ＳＯＭ１）又は前記第１
    の減算器（ＳＯＴ１）からそれぞれ受信した加算結果又
    は減算結果の各々に対し、前回の部分的な積及び／又は
    入力データを取り込むところの加算及び桁送り演算を通
    して部分的な積の各々を生成するようにして、すべての
    列に対して固定された、列の係数間の、逐次的な順序で
    、それぞれ偶数番目及び奇数番目の行における該行列の
    列の係数に関するＮ／２個の部分的な積を計算するもの
    と、該第１及び第２の回路の枝にそれぞれ属する第１及
    び第２の加算／減算器（ＳＭＳＴ１、ＳＭＳＴ２）であ
    つて、第１の入力（１０、１１）から受信したデータに
    又は該データから、前記第１及び第２の計算ユニット（
    ＥＲＭ、ＯＲＭ）からのそれぞれの第２の入力（８、９
    ）から受信した部分的な積を加算又は減算し、正の係数
    に関する部分的な積の場合には和を取り、負の係数に関
    する部分的な積の場合には差を取るものと、 該第１及び第２の回路の枝にそれぞれ属し、各各Ｎ／２
    個の部分的な積を蓄積し、前記第１及び第２の加算／減
    算器（ＳＭＳＴ１、ＳＭＳＴ２）によつて実行された計
    算を蓄積するための第１及び第２のメモリ（ＭＥＭ２、
    ＭＥＭ３）であつて、該第１のメモリは、該行列の列の
    偶数番目の行に関する部分的な結果Ｒ（２ｋ）を蓄積し
    、該第２のメモリは、奇数番目の行に関する部分的な結
    果Ｒ（２ｋ＋１）を蓄積し、該部分的な結果は、インデ
    ックスＮ／２−１の列における、変換されたサンプルベ
    クトルＦ（ｋ）の要素であるものと、 第１のアドレス指定ユニット（ＡＤＲ２）であつて、該
    第１のアドレス指定ユニットは、前記第１及び第２の計
    算ユニット（ＥＲＭ、ＯＲＭ）用の第１の制御信号（７
    ）であつて、すべての列に対して固定された、列の係数
    間の、前記逐次的な順序を決定するものと、前記第１及
    び第２のメモリ（ＭＥＭ２、ＭＥＭ３）において読み出
    されるアドレスであつて、該アドレスは前記第１及び第
    ２の加算／減算器（ＳＭＳＴ１、ＳＭＳＴ２）の第１の
    入力にデータとしてそれぞれ供給される前記部分的な結
    果を蓄積するためのものであり且つ同じ位置において最
    新のそれらに書き換えるためのものであり、更に該アド
    レスは、該部分的な結果Ｒ（２ｋ）及びＲ（２ｋ＋１）
    を識別するように、該行列の列によつて変化する系列を
    有し、該部分的な結果のインデックスは、前記第１及び
    第２の計算ユニット（ＥＲＭ、ＯＲＭ）が前記部分的な
    積を実行するところの係数を含む、該行列の行に対応す
    るものと、前記第１及び第２の加算／減算器（ＳＭＳＴ
    １、ＳＭＳＴ２）用の演算選択信号と、を発生するもの
    と、を備えることを特徴とする回路。
  2. （２）前記第１の計算ユニット（ＥＲＭ）が、Ｎ＝１６
    の場合、 第１の入力において前記第１の加算器（ＳＯＭ１）の出
    力（３）を受信し、そして第２の入力において第１のレ
    ジスタ（ＲＧ７）の出力を受信する第１及び第２のマル
    チプレクサ（ＭＸ１、ＭＸ２）と、 該第１及び第２のマルチプレクサの出力をそれぞれ受信
    する第１及び第２の桁送りユニット（ＳＨ１、ＳＨ２）
    と、 該第１及び第２の桁送りユニットの出力を受信し、該第
    １の桁送りユニット（ＳＨ１）の出力から該第２の桁送
    りユニット（ＳＨ２）の出力を減算する第３の加算／減
    算器（ＳＭＳＴ３）であつて、その出力は、該第１のレ
    ジスタ（ＲＧ７）に供給されると共に該第１の計算ユニ
    ット（ＥＲＭ）の出力であり、該第１のレジスタは、前
    記前回の部分的な積を一時的に記憶するために使用され
    るものと、 を具備し、 更に、前記第２の計算ユニット（ＯＲＭ）が、Ｎ＝１６
    の場合、 第１の入力において前記第１の減算器（ＳＯＴ１）の出
    力（４）を受信する第３及び第４のマルチプレクサ（Ｍ
    Ｘ３、ＭＸ４）であつて、該第３のマルチプレクサは、
    第２の入力において第２のレジスタ（ＲＧ８）の出力を
    受信し、該第４のマルチプレクサは、第３及び第４の入
    力において第３及び第４のレジスタ（ＲＧ９、ＲＧ１０
    ）の出力を受信するものと、該第３及び第４のマルチプ
    レクサの出力をそれぞれ受信する第３及び第４の桁送り
    ユニット（ＳＨ３、ＳＨ４）と、 該第３及び第４の桁送りユニットの出力を受信し、該第
    ４の桁送りユニット（ＳＨ４）の出力から該第３の桁送
    りユニット（ＳＨ３）の出力を減算する第４の加算／減
    算器（ＳＭＳＴ４）であつて、その出力は、前記第２、
    第３及び第４のレジスタ（ＲＧ８、ＲＧ９、ＲＧ１０）
    に供給されると共に該第２の計算ユニット（ＯＲＭ）の
    出力であり、該第２、第３及び第４のレジスタは、前記
    前回の部分的な積を一時的に記憶するために使用される
    ものと、 を具備する特許請求の範囲第１項記載の回路。
  3. （３）前記第１のアドレス指定ユニット（ＡＤＲ２）に
    よつて発生される前記第１の制御信号（７）が、前記第
    １及び第２の計算ユニット（ＥＲＭ、ＯＲＭ）によつて
    実行される下記の一連の演算、即ち 第１の部分的な積に対しては、前記第１、第２、第３及
    び第４のマルチプレクサ（ＭＸ１、ＭＸ２、ＭＸ３、Ｍ
    Ｘ４）は前記第１の入力に切り替えられ、前記第１、第
    ２、第３及び第４の桁送りユニット（ＳＨ１、ＳＨ２、
    ＳＨ３、ＳＨ４）は、２のベキ数による乗算の方向に、
    左に４、１、０及び３個の位置だけそれぞれ桁送りを行
    い、前記第３及び第４の加算／減算器（ＳＭＳＴ３、Ｓ
    ＭＳＴ４）は和を取り、前記第１及び第２のレジスタ（
    ＲＧ７、ＲＧ８）は入力データを記憶し、第２の部分的
    な積に対しては該第１、第２、第３及び第４のマルチプ
    レクサは第２、第１、第２及び第１の入力にそれぞれ切
    り替えられ、該第１、第２、第３及び第４の桁送りユニ
    ットは左に１、０、１及び３個の位置だけそれぞれ桁送
    りを行い、該第３及び第４の加算／減算器は和及び差を
    それぞれ取り、前記第３のレジスタ（ＲＧ９）は入力デ
    ータを記憶し、 第３の部分的な積に対しては、該第１、第２、第３及び
    第４のマルチプレクサは第２、第１、第２及び第３の入
    力に切り替えられ、該第１、第２、第３及び第４の桁送
    りユニットは左に０、５、０及び１個の位置だけそれぞ
    れ桁送りを行い、該第３及び第４の加算／減算器は和及
    び差をそれぞれ取り、前記第１及び第４のレジスタは入
    力データを記憶し、 第４の部分的な積に対しては、該第１、第２及び第４の
    マルチプレクサは第１の入力に切り替えられ、該第３の
    マルチプレクサは第２の入力に切り替えられ、該第１、
    第２、第３及び第４の桁送りユニットは左に５、５、３
    及び１個の位置だけそれぞれ桁送りを行い、該第３及び
    第４の加算／減算器は和及び差をそれぞれ取り、 第５の部分的な積に対しては、該第１及び第２のマルチ
    プレクサは第２の入力に切り替えられ、該第３及び第４
    のマルチプレクサは第１の入力に切り替えられ、該第１
    の桁送りユニットは、２のベキ数による除算の方向に、
    右に１個の位置だけ桁送りを行い、第３及び第４の桁送
    りユニットは左に６及び４個の位置だけそれぞれ桁送り
    をおこない、第３及び第４の加算／減算器は和を取り、
    該第２のレジスタは入力データを記憶し、 第６の部分的な積に対しては、該第１、第２、第３及び
    第４のマルチプレクサは第２、第１、第２及び第３の入
    力にそれぞれ切り替えられ、該第１、第２及び第４の桁
    送りユニットは左に１、４及び１個の位置だけそれぞれ
    桁送りを行い、該第３の桁送りユニットは右に４個の位
    置だけ桁送りを行い、該第３及び第４の加算／減算器は
    差及び和をそれぞれ取り、 第７の部分的な積に対しては、該第１、第２、第３及び
    第４のマルチプレクサは第２、第１、第１及び第４の入
    力にそれぞれ切り替えられ、該第１の桁送りユニットは
    右に１個の位置だけ桁送りを行い、該第２及び第４の桁
    送りユニットは左に６及び１個の位置だけ桁送りを行い
    、該第３及び第４の加算／減算器は和を取り、 第８の部分的な積に対しては、該第１、第２及び第３の
    マルチプレクサは第１の入力に切り替えられ、該第４の
    マルチプレクサは第３の入力に切り替えられ、該第１、
    第２及び第３の桁送りユニットは左に５、５及び６個の
    位置だけそれぞれ桁送りを行い、該第３及び第４の加算
    ／減算器は和を取る、 一連の演算を引き起こす特許請求の範囲第２項記載の回
    路。
  4. （４）前記第１及び第２の計算ユニット（ＥＲＭ、ＯＲ
    Ｍ）が、Ｎ＝１６の場合、 ２つの入力の適切な桁寄せを介して部分的な積と等しい
    数を生成する、それぞれ６個及び８個の加算器又は減算
    器と、 それらの結果を記憶する、それぞれ６個及び８個のレジ
    スタと、 該第１の計算ユニットの入力上の追加のレジスタ（ＲＧ
    １７）と、 該レジスタの出力を受信する出力マルチプレクサと、 を具備し、 前記アドレス指定ユニット（ＡＤＲ２）によつて発生さ
    れる前記第１の制御信号（７）が、該出力マルチプレク
    サの入力と出力との接続の系列のみを決定する特許請求
    の範囲第１項記載の回路。
  5. （５）前記第１の計算ユニット（ＥＲＭ）が、前記レジ
    スタを挿入されている、前記加算器又は減算器の間の下
    記の相互接続、即ち 第２の加算器（ＳＭ１）に、左に１及び４個の位置だけ
    桁送りされた前記第１の加算器（ＳＯＭ１）の出力が接
    続され、 第３の加算器（ＳＭ２）に、左に５個の位置だけ桁送り
    された該第１の加算器の出力と該第２の加算器の出力と
    が接続され、 第２の減算器（ＳＴ１）に、左に１個の位置だけ桁送り
    された該第２の加算器の出力と該第１の加算器の出力と
    が接続され、 第３の減算器（ＳＴ２）に、左に４個の位置だけ桁送り
    された該第１の加算器の出力と左に１個の位置だけ桁送
    りされた該第３の加算器の出力とが接続され、 第４の加算器（ＳＭ３）に、左に６個の位置だけ桁送り
    された該第１の加算器の出力と右に１個の位置だけ桁送
    りされた該第３の加算器の出力とが接続され、 第５の加算器（ＳＭ４）に、一方の入力では右に１個の
    位置だけ桁送りされた該第３の加算器の出力が接続され
    、 前記追加のレジスタ（ＲＧ１７）は左に６個の位置だけ
    桁送りされた該第１の加算器の出力を受信する、相互接
    続を実行し、 更に、前記第２の計算ユニット（ＯＲＭ）が、前記レジ
    スタを挿入されている、前記加算器又は減算器の間の下
    記の相互接続、即ち 第６並びに第７の加算器（ＳＭ５、ＳＭ６）に、左に６
    及び４個の位置並びに左に３及び０個の位置だけそれぞ
    れ桁送りされた前記第１の減算器（ＳＯＴ１）の出力が
    接続され、 第８の加算器（ＳＭ７）に、左に３個の位置だけ桁送り
    された該第１の減算器の出力と左に１個の位置だけ桁送
    りされた該第７の加算器の出力とが接続され、 第４の減算器（ＳＴ３）に、左に１個の位置だけ桁送り
    された該第１の減算器（ＳＯＴ１）の出力と左に３個の
    位置だけ桁送りされた該第７の加算器の出力とが接続さ
    れ、 第５の減算器（ＳＴ４）に、左に１個の位置だけ桁送り
    された、該第７の加算器及び該第８の加算器の出力が接
    続され、 第９の加算器（ＳＭ８）に、左に６個の位置だけ桁送り
    された該第１の減算器の出力と該第８の加算器の出力と
    が接続され、 第１０の加算器（ＳＭ９）に、右に４個の位置だけ桁送
    りされた該第６の加算器の出力と左に１個の位置だけ桁
    送りされた該第８の加算器の出力とが接続され、 第１１の加算器（ＳＭ１０）に、該第１の減算器の出力
    と左に１個の位置だけ桁送りされた該第５の減算器の出
    力とが接続される、 相互接続を実行し、 前記出力マルチプレクサ（ＭＸ５、ＭＸ６）が、下記の
    順序、即ち 第１の部分的な積に対して、該第２及び第７の加算器（
    ＳＭ１、ＳＭ６）の出力、 第２の部分的な積に対して、該第２の減算器及び該第８
    の加算器（ＳＴ１、ＳＭ７）の出力、第３の部分的な積
    に対して、該第３の加算器及び該第５の減算器（ＳＭ２
    、ＳＴ４）の出力、第４の部分的な積に対して、該追加
    のレジスタ及び該第４の減算器（ＲＧ１７、ＳＴ３）の
    出力、第５の部分的な積に対して、該第５及び第６の加
    算器（ＳＭ４、ＳＭ５）の出力、 第６の部分的な積に対して、該第３の減算器及び該第１
    ０の加算器（ＳＴ２、ＳＭ９）の出力、第７の部分的な
    積に対して、該第４及び第１１の加算器（ＳＭ３、ＳＭ
    １０）の出力、 第８の部分的な積に対して、該追加のレジスタ及び該第
    ９の加算器（ＲＧ１７、ＳＭ８）の出力、という順序で
    、入力を出力（５、６）に接続する特許請求の範囲第４
    項記載の回路。
  6. （６）前記第１の計算ユニット（ＥＲＭ）が、Ｎ＝８の
    場合、 第１の入力において前記第１の加算器（ＳＯＭ１）の出
    力（３）を、そして第２の入力において第５のレジスタ
    （ＲＧ２７）の出力を受信する第５及び第６のマルチプ
    レクサ（ＭＸ７、ＭＸ８）であつて、該第６のマルチプ
    レクサは、左に３個の位置だけ桁送りされた、その第１
    及び第２の入力に適用される該出力と共に、第３の入力
    において左に１個の位置だけ桁送りされた第６のレジス
    タ（ＲＧ２８）の出力（２１）を受信するものと、 該第５のマルチプレクサ（ＭＸ７）の出力を受信する第
    ５の桁送りユニット（ＳＨ）５と、 該第６のマルチプレクサの出力から該第５の桁送りユニ
    ットの出力を減算する第６の減算器（ＳＭＳＴ５）であ
    つて、その出力（５）は、該第５及び第６のレジスタに
    供給されると共に該第１の計算ユニットの出力であり、
    該第５及び第６のレジスタは、前記前回の部分的な積を
    一時的に記憶するために使用されるものと、 を具備し、 更に、前記第２の計算ユニット（ＯＲＭ）が、Ｎ＝８の
    場合、 第１の入力において前記第１の減算器（ＳＯＴ１）の出
    力（４）を受信し、そして第２の入力において第７及び
    第８のレジスタ（ＲＧ２９、ＲＧ３０）の出力（２２、
    ２３）をそれぞれ受信する第７及び第８のマルチプレク
    サ（ＭＸ９、ＭＸ１０）と、 該第７及び第８のマルチプレクサ（ＭＸ９、ＭＸ１０）
    の出力をそれぞれ受信する第６及び第７の桁送りユニッ
    ト（ＳＨ６、ＳＨ７）と、 該第６及び第７の桁送りユニットの出力を受信し、該第
    ７の桁送りユニットの出力から該第６の桁送りユニット
    の出力を減算する第６の加算／減算器（ＳＭＳＴ６）で
    あつて、その出力（６）は、該第７及び第８のレジスタ
    （ＲＧ２９、ＲＧ３０）に供給されると共に該第２の計
    算ユニットの出力であり、該第７及び第８のレジスタは
    、前記前回の部分的な積を一時的に記憶するために使用
    されるものと、 を具備する特許請求の範囲第１項記載の回路。
  7. （７）前記アドレス指定ユニット（ＡＤＲ２）によつて
    発生される前記第１の制御信号（７）が、前記第１及び
    第２の計算ユニット（ＥＲＭ、ＯＲＭ）によつて実行さ
    れる下記の一連の演算、即ち 第１の部分的な積に対しては、前記第５、第６、第７及
    び第８のマルチプレクサ（ＭＸ７、ＭＸ８、ＭＸ９、Ｍ
    Ｘ１０）は前記第１の入力（３、４）に切り替えられ、
    前記第５、第６及び第７の桁送りユニット（ＳＨ５、Ｓ
    Ｈ６、ＳＨ７）は左に０、０及び３個の位置だけそれぞ
    れ桁送りを行い、前記第６の加算／減算器は減算を実行
    し、前記第５及び第７のレジスタ（ＲＧ２７、ＲＧ２９
    ）は入力データを記憶し、 第２の部分的な積に対しては、該第５、第６、第７のマ
    ルチプレクサは第２の入力に切り替えられ、該第８のマ
    ルチプレクサは第１の入力に切り替えられ、該第５、第
    ６及び第７の桁送りユニットは０、０及び５個の位置だ
    けそれぞれ桁送りを行い、該第６の加算／減算器は減算
    を実行し、該第６及び第８のレジスタ（ＲＧ２８、ＲＧ
    ３０）は入力データを記憶し、第３の部分的な積に対し
    ては、該第５、第６、第７及び第８のマルチプレクサは
    第２、第３、第２及び第５の入力にそれぞれ切り替えら
    れ、該第５、第６及び第７の桁送りユニットは左に０、
    ０及び６個の位置だけそれぞれ桁送りを行い、該第６の
    加算／減算器は和を取り、 第４の部分的な積に対しては、該第５、第６、第７及び
    第８のマルチプレクサは第２、第３、第２及び第２の入
    力にそれぞれ切り替えられ、該第５、第６及び第７の桁
    送りユニットは左に０、３及び０個の位置だけそれぞれ
    桁送りを行い、該第６の加算／減算器は和を取り、該第
    ７のレジスタは入力データを記憶し、 第５の部分的な積に対しては、該第５、第６、第７及び
    第８のマルチプレクサは第１、第３、第１及び第１の入
    力にそれぞれ切り替えられ、第５、第６及び第７の桁送
    りユニットは左に６、１及び７個の位置だけそれぞれ桁
    送りを行い、そして該第６の加算／減算器は減算を実行
    する、 一連の演算を引き起こす特許請求の範囲第６項記載の回
    路。
  8. （８）前記第１及び第２の計算ユニット（ＥＲＭ、ＯＲ
    Ｍ）が、Ｎ＝８の場合、 ２つの入力の適切な桁寄せを介して部分的な積と等しい
    数を生成する、それぞれ４個及び５個の加算器又は減算
    器と、 それらの結果を記憶する、それぞれ４個及び５個のレジ
    スタと、 該レジスタの出力を受信する出力マルチプレクサと、 を具備し、 前記第１のアドレス指定ユニット（ＡＤＲ２）によつて
    発生される前記第１の制御信号（７）が、該出力マルチ
    プレクサの入力と出力との接続の系列のみを決定する特
    許請求の範囲第１項記載の回路。
  9. （９）前記第１の計算ユニット（ＥＲＭ）が、前記レジ
    スタを挿入されている、前記加算器又は減算器の間の下
    記の相互接続、即ち 第７の減算器（ＳＴ６）に、一方の入力では左に３個の
    位置だけ桁送りされた前記第１の加算器（ＳＯＭ１）の
    出力が接続され、 第８の減算器（ＳＴ７）に、一方の入力では３個の位置
    だけ桁送りされた該第７の減算器の出力が接続され、 第９の減算器（ＳＴ８）に、該第７の減算器の出力と左
    に１個の位置だけ桁送りされた該第８の減算器の出力と
    が接続され、 第１０の減算器（ＳＴ９）に、左に６個の位置だけ桁送
    りされた該第１の加算器の出力と左に１個の位置だけ桁
    送りされた該第９の減算器の出力とが接続される、 相互接続を実行し、 更に、前記第２の計算ユニット（ＯＲＭ）が、前記レジ
    スタを挿入されている、前記加算器又は減算器の間の下
    記の相互接続、即ち 第１１並びに第１２の減算器（ＳＴ１０、ＳＴ１１）に
    、左に３及び０個の位置並びに左に７及び１個の位置だ
    けそれぞれ桁送りされた前記第１の減算器（ＳＯＴ１）
    の出力が接続され、 第１３の減算器（ＳＴ１２）に、左に５個の位置だけ桁
    送りされた該第１の減算器の出力と該第１１の減算器の
    出力とが接続され、 第１２の加算器（ＳＭ１２）に、左に６個の位置だけ桁
    送りされた該第１の減算器の出力と該第１１の減算器の
    出力とが接続され、 第１３の加算器（ＳＭ１３）に、左に３個の位置だけ桁
    送りされた該第１１の減算器の出力と左に１個の位置だ
    け桁送りされた該第１３の減算器の出力とが接続される
    、 相互接続を実行し、 前記出力マルチプレクサ（ＭＸ１１、ＭＸ１２）が、下
    記の順序、即ち 第１の部分的な積に対して、該第８及び第１３の減算器
    （ＳＴ７、ＳＴ１２）の出力、 第２の部分的な積に対して、該第９の減算器及び該第１
    ２の加算器（ＳＴ８、ＳＭ１２）の出力、第３の部分的
    な積に対して、該第９の減算器及び該第１３の加算器（
    ＳＴ８、ＳＭ１３）の出力、第４の部分的な積に対して
    、該第１０及び第１２の減算器（ＳＴ９、ＳＴ１３）の
    出力、という順序で、入力を出力（５、６）に接続する
    特許請求の範囲第８項記載の回路。
  10. （１０）前記第１のアドレス指定ユニット（ＡＤＲ２）
    が、インデックスがＮ／２−１の列に関する演算の開始
    時に、データレディ信号（ＤＲ）を外部に供給し、該信
    号に基づき、前記第１及び第２の加算／減算器（ＳＭＳ
    Ｔ１、ＳＭＳＴ２）の出力における部分的な結果Ｒ（ｋ
    ）が、変換されたサンプルベクトルＦ（ｋ）の要素とし
    て出力（１２、１３）にもたらされる特許請求の範囲第
    １項記載の回路。
  11. （１１）前記第１のアドレス指定ユニット（ＡＤＲ２）
    が、インデックスがＮ／２１の列に関する演算の終了時
    に、前記第１及び第２のメモリ（ＭＥＭ２、ＭＥＭ３）
    に、そこに記憶されている、変換されたサンプルベクト
    ルＦ（ｋ）の要素としての部分的な結果Ｒ（ｋ）の、逐
    次的な読出し及び出力への送出のためのアドレスを供給
    する特許請求の範囲第１項記載の回路。
  12. （１２）前記第１の加算器（ＳＯＭ１）、第１の減算器
    （ＳＯＴ１）、第１及び第２の計算ユニット（ＥＲＭ、
    ＯＲＭ）、並びに第１及び第２のメモリ（ＭＥＭ２、Ｍ
    ＥＭ３）が、レジスタ（ＲＧ１、……、ＲＧ６）によつ
    て同期させられている特許請求の範囲第１項記載の回路
    。
  13. （１３）前記桁送りユニット（ＳＨ１、……、ＳＨ７）
    がたる形桁送り器からなる特許請求の範囲第２項、第３
    項、第６項又は第７項記載の回路。
  14. （１４）特許請求の範囲第１〜１３項のいずれか一項に
    記載の回路を用い、 マトリックス構造の中間のメモリ（ＭＥＭ４）及び第２
    の該回路（ＤＣＴ２）を伴う第１の該回路（ＤＣＴ１）
    と、該中間のメモリ用の第２のアドレス指定ユニット（
    ＡＤＲ３）であつて、該第１の回路（ＤＣＴ１）によつ
    て計算された、Ｎ個の変換されたサンプルベクトルＦ（
    ｋ）の書込みと、各々が該中間のメモリに存在する該ベ
    クトルＦ（ｋ）のｋ番目の要素からなる、Ｎ個の変換さ
    れるべきサンプルベクトルｆ（ｊ）の、書込み方向と直
    交する方向での、該第２の回路（ＤＣＴ２）に送出する
    ための読出しとを決定するものと、を具備することを特
    徴とする２次元離散余弦変換を計算する回路。
JP63005050A 1987-01-20 1988-01-14 サンプルベクトルの離散余弦変換を計算する回路 Expired - Lifetime JPH0622033B2 (ja)

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