JPH07507411A - ２の累乗である係数を用いるディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ２の、で　、　い −ジ　ルフ　ル 皮五立互 本発明は、一般に２の整数乗の和として表される係数を有する、乗算器を用いな い有限インパルス応答（ＦＩＲ）フィルタおよび無限インパルス応答（ＩＩＲ） フィルタに関し、特に本発明は、複雑なハードウェアを単純化し、かつ乗算を行 うのに必要とされるシフト演算の数を低減できるように２の累乗である係数を実 際に用いる方法および装置に関する。

灸皿皇且ｌ ディジタルフィルタ、特にＦＩＲフィルタおよびＩＩＲフィルタは、ディジタル 信号処理を行う際に、またリアルタイムのディジタル音声処理を行う際にますま す頻繁に用いられるようになってきている。これらのフィルタを拡張して利用し た結果、フィルタを設計する際に役立つ強力でしかも成熟した最適化理論を援用 できるようになっている。従来、このようなフィルタを実際に用いたハードウェ アは、遅延ユニット、乗算器、および加算器などの基本的・機能的構成要素を用 いてきた。これらの基本的・機能的構成要素のうち、乗算器をハードウェアの形 で実現したものは、典型的には最も複雑で、計算上も高価なものである。それに 加えて、乗算器は与えられたチップの利用可能な「実際に使用する部分」のかな りの部分を占めるものでもある。さらには、乗算器を用いる二とによって実質的 には伝搬遅延が導入されることになり、それによって処理速度が制限される。

処理速度を早め、かつ構成要素のコストの低減と複雑さの緩和を同時に実現する ために、現在のフィルタ設計技術では、しばしば「乗算器を用いない」技術が用 いられる。この技術によれば、乗算器の代わりに２進数加算器およびシフトレジ スタが用いられ、また、従来の乗算技術に代わって「シフトおよび加算」手法が 用いられている。

乗算器を用いないフィルタリングを利用すれば、入力データを乗算する係数が、 それぞれ２９の形式の項の和を包含しなければならないことになる。これは、「 ２の累乗の」係数による２進数乗算が被乗数のシフトと等価であるという事実に 由来するものであり、したがって、複雑な乗算も一連の単純なシフト演算および 加算演算を通して実行できることになる。

しかしながら、現在知られている乗算器を用いないディジタルフィルタは、いく つかの点で満足のいくものではない。

例えば、２の累乗の項に表される係数にはしはしば非常に高ツトの入力データ項 を２８回シフトするためには、従来のシフトレジスタは少なくともｎ＋２８ビツ トを収容できるだけの長さのものでなければならない。このため、１８ビツトの 入力データ値については、シフトレジスタは４６ビツトを越える長さが必要にな る。ただし、切り捨てが可能な場合には、それよりも短い長さでも十分である。

これらのレジスタをノλ−ドウエアの形で実現することは極めて厄介な場合があ り、より低次の係数の累乗に関しても実質的に伝搬遅延が導入される原因となる 。それに加えて、より高次の複数の項を有する係数に対する総シフト数もまた、 さらに処理速度を遅くしている。例えば、Ｂｈａｔｔａｃｈａｒｙａらの米国特 許第４．７８２．４５８号（１９８８年１１月１日公開）、０ｖｅｎらの米国特 許第４．３５６．５８８号（１９８２年１０月２２日公開）、および５ｈａｂら の米国特許第４．８６２．４０２号（１９８９年８月２９日公開）を参照のこと 。

乗算器を用いないディジタルフィルタは、シフトレジスタの複雑さを最適化し、 かつ高次の指数項を有する係数を「乗算する」のに必要なシフトの数を最適化で きるように、２の累乗である係数の和を用いたシフトおよび加算のアルゴリズム を活用する必要がある。

免吸立１道 本発明は、２の累乗である係数に関連してシフトおよび加算の機能を有効に実施 するための方法および装置を提供するものである。本発明のある局面によれば、 係数により入力データ項を「乗算する」シフトおよび加算の方法は、最適のビッ ト長を有するシフタを用いて実施される。本発明を実施する手法の特筆すべき利 点としては、シフトおよび加算機能を行うのに必要とされるシフト演算の数が大 幅に低減できる点が挙げられる。

本発明の別の局面によれば、より高次の指数項をより低次の項の等価でネスト（ 入れ子）されたグループに低減するために、各係数は代数的に操作される。

本発明の好ましい実施態様によれば、前記代数的操作は、係数の式におけるより 高次の指数項からより低次の指数項を因数分解し、より低次の項を有効にネスト することによって達成される。ネストされたより低次の項は、以前に因数分解さ れたより高次の項と数学的かつ計算上等価のものであるが、また同時に、計算を 実行するのに必要なシフトの総数およびその長さを低減できるものでもある。

Ｋ貫夏鬼基ム１ｊ 本発明の好ましい実施態様を添付の図面を参照しながら以下に説明する。以下の 説明において、同じ参照番号は同じ要素を指す。

図１は、先行技術によるディジタルフィルタの一例を模式的に示す回路図である 。

図２は、本発明によるシフトおよび加算アルゴリズムを実施する回路の好ましい 実施態様を模式的に示すブロック図である。

図３は、図２の回路の動作を説明するフローチャートである。

図４は、本発明の好ましい実施態様によるシフタの一例を模式的に示す図である 。

ｌ五立犬１旦崖 図１は、先行技術によるディジタルフィルタ１０をハードウェアの中に用いた一 般的な例を示すものであり、その例によれば、典型的には第一の回路１２および 第二の回路１４が設けられる。第一の回路１２は、各遅延ユニット１６（ａ）、 １６（ｂ）、ｌ　６　（ｃ）　、、、　ｌ　６　（Ｍ　−１）、各乗算器１８（ ａ）、１８（ｂ）、１８　（ｃ）、、、１８　（Ｍ）、および各加算接続点２０ 　（ａ）、２０　（ｂ）、２０　（ｃ）　、、、２０　（Ｍ　−１）を備えてい る。同様に第二の回路１４は各遅延ユニット２２（ａ）、２２（ｂ）、２２　（ ｃ）　、、、２２　（Ｎ−１）、各乗算器２４　（ａ）、２４（ｂ）、２４　（ Ｃ）、、２４　（Ｎ）、および各加算接続点２６（ａ）、２６　（ｂ）　、、、 ２６　（Ｎ）を備えている。　したがって、ディジタルフィルタの一般人力／出 力式は以下のように表される。

ここで、ｙ　（ｎ）は出力データを表し、Ｘ、は入力（サンプルされた）データ を表し、ｙ、は以前に計算された出力データを表し、かつａｌ、ｂ＋は値ｘ１お よび値ｙ、によりそれぞれ乗算された（荷重された）係数を表す。

有限インパルス応答（ＦＩＲ）フィルタは、ｉ＝１からＮの場合、ａ、＝０であ ることを特徴とする。ＦＩＲに対する出力ｙ　（ｎ）は、したがって入力データ Ｘ１および係数ｂ＋のみの関数である。逆に、無限インパルス応答（ＩＩＲ）フ ィルタは、以前の出力データの形式でフィードバックを用い、ｉ＝１からＮで１ 以上の場合、ａ、≠０であることを特徴とする。

フィルタ１０の各演界サイクル中、サンプルされた入力データｘ　（ｎ）は、入 力接続点２８から第一の回路１２の中に入り、乗算器１８（ａ）および遅延ユニ ット１６（ａ）にロードされる。乗算器１８（ａ）は、係数す、によりデータ点 Ｘ（ｎ）を乗算する。係数ｂｏは、乗算器１８（ａ）の中に常駐するか、または 係数ＲＯＭ（図示されず）から引き出され、積ｒｂｏｘ　（ｎ）Ｊが加算接続点 ２０　（ａ）に与えられる。連続的に演算サイクルのそれぞれが行われる間、次 のデータワードｘ　（ｎ）は、乗算器１８（ａ）および遅延ユニット１６（ａ） の中にロードされ、以前のサイクルからのデータＸ（ｎ−１）は、遅延ユニット １６（ａ）から遅延ユニット１６（ｂ）へとロードされ、かつ同時に乗算器１８ （ｂ）に与えられる。各演算サイクル中、各乗算器１８（ａ）から１８（Ｍ）に 現在常駐している入力データ点は、それぞれの乗算器に関連する対応係数ｂｏ　 ｂ−こより乗算される。前記乗算の積は、各加算ユニット２０（ａ）から２０（ Ｍ−１）において順次加算され、その結果、以下に示す加算値ｙ’　（ｎ）が各 サイクル毎に加算ユニット２０（ａ）から出力される。

の値の荷重された平均値を表す。

次に、項ｙ’　（ｎ）は入力接続点３０から第二の回路１４に与えられる。もし 、すべての係数−ａｌから−ａｓがＯのとき、このフィルタはＦＩＲフィルタで あることを示しており、ｙ′（ｎ）は第二の回路１４を通過し、出力ｙ　（ｎ） としてそこから出力される。また一方で、もし、一つ以上の係数−ａ＋から−ａ ＮがＯでない場合、フィルタ１０がＩＩＲフィルタであることを示しており、出 力ｙ　（ｎ）として現れる前に（実際問題として、専用のＦＩＲフィルタでは第 二の回路１４を単純に省くことができる）、ｙ’　（ｎ）は第二の回路１４にお いてさらに処理される。

より詳細には、第二の回路１４は第一の回路１２と類似した機能を果たす。「入 力」データｙ’（ｎ）は、ｙ　（ｎ）のＮ以前からの荷重された値と共に加算ユ ニット２６　（ａ）において順次加算される。ここで言う「荷重」は、乗算器２ ４　（ａ）から２４（Ｎ）にそれぞれ関連する各係数−ａ＋から−ａ＋＋により 実行される。

本発明で用いられる技術は、ＩＩＲフィルタにもＦＩＲフィルタにも同じように 適用することができる。しかしながら、説明を簡略化し、計算上の複雑さを緩和 するために、以下の好ましい実施態様はＦＩＲフィルタに関して述べることにす る。

式（１）においてａ＋＝０（ｉ＝０からＮ）の場合、有限インパルス応答（ＦＩ Ｒ）フィルタに関する一般式は以下のよここで、ｒｘＪはサンプルされた入力デ ータワードであり、それぞれのｒｂＪは、各ｒｘＪを順次「荷重」する唯一の係 数を表す。

上述したように、従来のハードウェアの乗算器を用いずに、入力データ「ｘＪの 値により係数ｒｂＪの値を乗算する務めを果たすのが望ましい場合が多い。この ことは、本発明に関しては、「シフトおよび加算」のアルゴリズムを実践できる ように構成されたシフタおよび加算器を用いることにより達成される。

シフトおよび加算の技術を用いれば、以下の式に示すように、各係数を２の累乗 の和として表すことが必要になる。

ここで、ｆ＝−１，０または＋１であり、各指数ｒｐＪは整数である。

１つの２の累乗項を有する仮の係数ｒｂＪについては、データ人力ｒｘＪを表す ２進数ワードはｒｐＪ回シフトされる（「Ｐ」はその係数が含んでいる項の指数 の整数である）。

ｒＰＪ回シフトされた結果として得られるｒｘＪのシフトされた値は、ｒｘＪと ｒｂＪの積と等価である。２のＬ乗の和を有する係数ｒｂＪについては、２進数 入カワードｒｘＪは、Ｌ回の前記シフト演算を受ける。ここで、Ｌは係数式を有 する項の数に等しい。結果として生ずるシフトされた値のそれぞれは、このよう に加算され、ｒｘＪとｒｂＪの積を形成する。

従来の乗算器の代わりに２進数加算器およびシフトレジスタを用いて、前記シフ トおよび加算手法を実行するディジタルフィルタは、「乗算器を用いない」フィ ルタとして知られている。乗算器を用いないフィルタは、式（４）に述べた形式 の係数を用いる。本発明のある局面によれば、ｆ＝ｏとなるようなすべての項を 除外することにより、特定の係数ｒｂＪに関して式（４）を単純化することがで きる。その結果式（４）は、Ｌ項の和を有する唯一の係数す、に対応する式とな り、式中各項はｆ２−’の形式となる。ここで、ｒｐＪは整数であり、かつ、ｆ ＝−１または＋１である。

本発明のネスト技術によれば、式（４）は以下の関係式に基づいて代数的に操作 される。

（Ｓ″ン したがって、整数指数は、以下の式に応じて２の累乗の差として再び符号化され る。

（埒（１シ手Ｌ５］ −ｐｉ　＝　＝ｐｌ −ｐ２　＝　−［ｐｌ　＋　９１１ −１）３　＝　−［ｐ２　＋　９２］ ＝　−［ｐｌ　＋　ｑｌ　＋　ｑ２］ −ｐＬ　＝　−［ｐ（Ｌ−１）　＋　ｑ（Ｌ−１）　）”　［ｐｌ　＋Ｃ１ｌ” 　Ｃ１ｚ＋・・・（１（Ｌ−１）］したがって、式（４）は次のように書き換え ることができる。

ここで、ｉ＝２がらＬの場合、ｇｉ＝＋１または−ｌである。

以下の表は、ある整数値ｒｐＪに対するさまざまな２の累乗値の例を示すもので ある。

表１ １９　２”　１１５２４２Ｂ８　．０００００１９２８　２−２８１／２６８０ ０００００　．００００００００３７２本発明のネスト技術の例証として係数す が例えば、　００７８７１６の場合を考える。２の累乗の面から特定の係数を表 す場合には、表１からいくつかの値を組み合わせて選び出し、そのさまざまな項 （および恐らくはその倍数も）を加算・減算することが必要であり、同様にその 係数について２の累乗式の適切な和に到達することも必要である。したがって、 任意のどのような係数、例えば、係数ｂ　＝　、　００７８７１６についても以 下のように表すことができる。

（Ｃ７２ 先行技術に関して言えば、データ入力値ｒｘＪの係数ｒｂＪによる乗算（式（７ ）に表す）は、従来のシフトレジスタを用いて、式（７）の三つの項のそれぞれ によりデータ入力値ｒｘＪを順次シフトし加算する過程を包含する。より詳細に はこのシフトおよび加算演算は以下の過程を必然的に伴う。

（ａ）ｒｘＪを７回シフトする、（ｂ）ｒｘＪを１４回シフトする、（Ｃ）ｒｘ Ｊを１９回シフトし、その結果から２の補数を取る（２−”の減算を容易にする ため）、および（ｄ）以上３つのシフト演算の結果を加算し、ｒｂＪとｒｘＪの 積の値に達する。ｒｘＪがｊビットのデータワードである場合には、このため、 長さが少なくとも１９＋ｊのフリップフロップのレジスタが必要になり、また、 合計１９＋１４＋７＝４０回のシフト演算が必要になる。ただし、最下位ビット が切り捨てられる場合には、もっと小さいレジスタを用いることもできる。

本発明のネスト技術によれば、係数ｒｂＪの２の累乗の和を表す式（式（７）） は、式（６）に述べた関係に応じて操作することができ、例えば以下に示すよう な式で表すことがｒｘＪが再びｊビットのデータワードである場合には、ｒｂＪ とｒｘＪの積をめるには、長さがわずかに７±ｊフリツプ／フロツプのレジスタ および合計がわずかに７＋７＋５＝１９回のシフト演算が必要とされるのみであ る。これは、式（７）の形式で表される同じ係数を「乗算コするのに必要なもの を実質的に下回るものである。

前記ネスト手法と併せてシフトおよび加算アルゴリズムを実施する装置および方 法の好ましい実施態様は、図２および図３に述べている。より詳細には、例示し た［乗算器を用いない乗算器」回路２００は、適切には制御装置２０１、マルチ プレクサ（ＭＬＩＸ）２０２、シフタ２０４、係数ＲＯＭ２０６、補数器２０８ 、ラッチ２１０、加算器（ａｄｄｅｒ）２１２、遅延回路２２１、およびアキュ ムレータ（ＡＣＣ）２１６を備えている。

制御装置２０１は、この制御装置に常駐する命令に応じ所定の方法で回路２００ を備えたさまざまな構成要素とともに作用し、制御する。制御装置２０１は、回 路２００の所望の動作を実行できるように適切に調整された従来のマイクロプロ セッサを備えることができる。より詳細には、一連の命令（プログラム）は好ま しくは制御装置２０１の中に常駐し、これらの命令は順次実行されて、それによ って回路２００を備えているさまざまな機能的構成要素の相互関係が制御される 。この点で、制御装置２０１は好ましくは、明瞭さを高めるために図２には示し ていない適切な電気的に導電性の経路をたどって回路２００のさまざまな構成要 素と共に作用する。

シフタ２０４は、入力データワードのシフティングを実行するどのような適切な メカニズムも備えることができる。例えば、シフタ２０４は、回路２００の動作 の各クロックサイクル中に入力データワードを１ケタシフトできるように構成さ れている。あるいは、シフタ２０４は単一のクロックパルス中に入力データワー ドを所定の数のケタをシフトできるように構成されたバレルシフタを備えること ができる。シフタ２０４については、図４を参照して以下により詳細に説明する 。

引き続き図２および図３を参照すると、シフトおよび加算の各サイクルを開始す る前に、アキュムレータ２１６の値がゼロに設定され（ＡＣＣ＝Ｏ）、係数ポイ ンタｒｐＪの値が１に設定される（図３、ステップ３０２）。データワードｒｘ Ｊが回路２００に与えられると（ステップ３０４）、ＭＵＸ２０２がＤＡＴＡ− ＩＮモードに設定されてｒｘＪをシフタ２０４にロードする（ステップ３０６） 。２進数ワード（つまり、入力データおよび係数）をシフタ２０４にロードする ために、いずれかの適切な構成が用いられ得る。例えば、当業者であれば、デー タがビット単位でシフタへ順次クロックされ得ること、或いは、データが並列入 力インターフェースを介して単一クロックパルス中にシフタ２０４にロードされ 得ることを認めるであろう。

次に、第一の係数項は係数ＲＯＭ２０６からシフタ２０４ヘロードされる（ステ ップ３０８）。式（４）および（６）のｒｌの値に対応する係数の符号も同様に 、係数ＲＯＭ２０６から補数器２０８ヘロードされる（ステップ３１０）。係数 の符号は、後述するように、データワードｒｘＪによって「乗算された」直後に 、対応する項をアキュムレータ２１６の現在の値に加算するか、或いはそれから 減算するかを決定する。

次に、ｒｘＪＯ値は、ｐ番目の係数項の指数の整数値によって制御される適当な 数のケタだけシフトされる（ステップ３１２）。シフトされたデータワードの値 はその後ラッチ２１Ｏに５ＨＩＦＴＥＲＬ（シフターし）として格納される（ス テップ３１４）。ＡＣＣおよび５ＨＩＦＴＥＲＬの値はその後加算器２１２ヘロ ードされる（ステ・ンプ３１６）。

加算器２１２は５ＨＩＦＴＥＲＬの値をＡＣＣの現在の値に加算して、その和を アキュムレータ２１６に格納する（ステップ３１８）。

次に、係数「ｂ」からなる「Ｌ」個の全ての項が考慮されたかどうかを判定する （ステップ３２０）。Ｌ個の全ての項が考慮されたかどうかを判定するために、 いずれかの適切な機構が用いられ得る。例えば、カウンタ、比較器、計算処理ユ ニット、または同様の構成要素が、特定の係数に関連する考慮された項の数の情 報を得るために用いられ得る。或いは、制御装置２０１に常駐の命令プログラム を、ＲＯＭ２１６に格納された各係数からなる各項を具体的に考慮するように構 築することによって、係数ポインタｒｐＪの必要性を解消することができる。こ の後者の構成は、本発明が集積回路において具体化されている場合に特に適当で ある。特定の係数の全ての項が考慮されていないならば、次の係数項が、例えば ｒｐＪの値を１だけ増加することによって検索される（ステップ３２４）。

ＭＵＸ　２０２は次に、５ＨＩＦＴＥＲＬの値（ラッチ２１０に格納されている ）をシフタ２０４にロードすることができるようにＳＨＩ　ＦＴモードに設定さ れる（ステップ３２６）。第二の係数項（Ｐ＝２に対応）は次に、係数ＲＯＭ２ ０６からシフタ２０４にロードされて（ステップ３０８）、前にシフトされ格納 されたｒｘＪの値（ｒＳＨＩ　ＦＴＥＲ−ＬＪ）が第二の係数項からなる２の累 乗の整数値に応じて再びシフトされる（ステップ３１２）。その結果がラッチ２ １０に格納される。つまり、５ＨＩＦＴＥＲＬの以前の内容は消去され、新しい 値に置き換えられる。ＳＨＩ　ＦＴＥＲ−りの内容は次に、アキュムレータ２１ ６の内容として加算器２１２にロードされる。加算器２１２はこれら２つの値の 和を算出して、ＡＣＣとして新しい和の値をアキュムレータ２１６に再度格納す る。

本発明の他の局面によれば、符号ビットは係数ＲＯＭ２０６内の係数項の２進数 の値の前にあるという利点を有している。このように、係数項とシフタ２０４の 内容との積は、加算器２１２によって実行される和算比の間に、ＡＣＣの値に適 当に加算されるか、或いはそれから減算され得る。具体的には、係数式の特定の 項の前に「プラス」符号が付いている場合には、符号ビット「１」が２進数ワー ドの上位にあり、項の付加部がＡＣＣの現在の値に加算されるべきであることを 示しているので、補数器２０８の機能が事実上迂回される。

一方、特定の項の前に「マイナス」符号が付されている場合には、項の付加部が ＡＣＣから減算されるべきであることを示しているので、この項の補数が補数器 ２０８によって算出されて、符号ビットが補数をめられた項に遅延ユニット２２ １を介して加えられる。当業者であれば、項の「２の補数」の加算がその項の減 算とは同等であることを認識するであろう。

上記プロセスは係数式のＬ個の全ての項が考慮されるまで繰り返される。係数式 を構成する全ての項が考慮されると、つまり、終了したシフト演算の数（ｒＬＪ 　）が係数式の項の数と等しくなると（ステップ３２ｏ）、シフトおよび加算演 算は終了してアキュムレータ２１６に存在する値（ＡＣＣ）が、ｒｘＪ入カデカ データ数ｒｂＪ倍した乗算の結果と等しくなる（ステップ３２２）。次に、係数 カウンタの値「ｐ」は１にリセットされ、アキュムレータ２１６の値ＡＣＣはゼ ロにリセットされ、次のデータ入力値ｒｘＪが検索されて図３に示されるプロセ スが繰り返される。

式（７）は、Ｌ＝３の場合のＬ個の項の和として表された係数ｒｂＪを示す。従 って、式（７）および（８）の例において、前述のプロセスはｒｘＪとｒｂＪの 積をめるために当初のデータ入力ワードｒｘＪを所定回数だけ順次シフトし、そ れぞれシフトされた値を加算することを含む。さらに具体的には、最初のサイク ルでは、第一の係数項２−７を表す２進数ワード１１１がシフタ２０４に与えら れて、ｒｘＪの値が７ケタだけ左にシフトされる。（当業者であれば、シフタ２ ０４が従来のシフトレジスタである場合に例えばカウンタなどの適当なインター フェース装置が係数ＲＯＭ２０６とシフタ２０４との間に配置され得ることを認 識するであろう。）次に、シフトされたワードはラッチ２１０でラッチされ加算 器２１２へ送られてＡＣＣの現在の値と加算される。ラッチ２１０の内容は同様 にシフタ２０４に再度ロードされて（ＭＵＸを介して）、係数ｒｂＪの第二の項 の値に応じて再度シフトされる。

さらに具体的には、前にシフトされて現在シフタ２０４内に存在するデータワー ドは次に、さらに７ケタだけシフトされ（式（７）の第二の項、っまり２−７に 対応する）、ラッチ２１０にラッチされ、その後、ＡＣＣの現在の値に加算され る。ラッチ２１０の内容は次にシフタ２０４へ「再循環」される。最後の係数項 （２−８、式（８）を参照）が係数ＲＯＭ２０６から検索されてシフタ２０４に ロードされ、シフタ２０４の現在の値がさらに５回シフトされる。得られた値は 補数器２０８において補数をめられ、加算器２１２ヘロードされ、ＡＣＣの現在 の値に加算されて、ｒｘＪのｒｂＪ倍の最終的な結果を得る（本実施例（式（７ ）および（８））の第三の項は「マイナス」符号が前に付いていることに注意す ること）。

本発明のさらに他の局面によれば、係数ＲＯＭ２０６はそれぞれが所望数の項を 有する所望数の係数を格納するように構成され得る。例えば、乗算器回路２００ がｒｎＪタップフィルタとして機能するように用いられる場合には、それぞれ複 数の項を有するｒｎＪ個の係数が係数ＲＯＭ２０６に格納される。しかしながら 、当業者であれば、対称なｒｎＪタップフィルタがｎ　／　２個の係数を必要と することを認識するであろう。

上述したように、シフタ２０４は入力データワードを所望のケタ数だけシフトさ せることが可能ないずれがの従来のシフタを適切に包含する。例えば、シフタ２ ０４は、係数ＲＯＭ２０６から受け取る係数項に応じて左シフトまたは右シフト モードで入力データワードを順次シフトするように配置された所定数のフリップ フロップを有する従来のシフトレジスタを包含することができる。本発明の一局 面によれば、シフタ２０４を包含するシフトレジスタの長さくつまりビット数） は、特に、シフトされたデータワードにおける所定の所望レベルの精度の関数で ある。すなわち、シフタ２０４は、ｎビットデータワードを例えばｊケタ（言い 換えればｎ＋ｊビットのトータルレジスタビット長）すべてシフトすることがで きるほどの長さである必要はない。それよりもむしろ、シフタは、基準に合った 数の最上位ビットを保持しながら、入力データワードを必要なケタ数だけシフト することができるビット長を有していればよい。このようにして、シフトされた データワードがシフタのビット長を越えるビット数が切り捨てられる。当業者で あれば、所定数の最下位ビットが切り捨てられてもシフトされたデータの許容可 能なレベル精度が得られることを認識するであろう。

本発明の他の実施例によってシフタ２０４が入力データワードをシフトする方法 を以下に説明する。

図４を参照すると、他の好ましい実施例のシフタ２０４は、デコーダ（ＤＥＣＯ ＤＥＲ）　４０８に連結されたバレルシフタ４００を有することが好ましい。図 示される実施例において、デコーダ４０８はｎから２″へのデコーダを有してお り、ここでｎは係数ＲＯＭ２０６のいずれかの項の最大指数の絶対値を表すため に必要なビットの数に等しい。例えばｎ＝３である場合、係数項の最大値は２− ７である（数字の７は２進数表現では１１１として表現される）。

デコーダ４０８は、各入力ライン５ＨＦｏＳ　５ＨＦ１．５ＨＦ２、および各出 力ラインＺＯＮ−２７Ｎをさらに備えている。バレルシフタ４００は並行データ 入力インターフェースＤ　ＩＮ、並行データ出力インター７工　ＸＤ　ＯＵＴ、 出力ラインＺＯＮ−２７Ｎにそれぞれ電気的に接続された２１行のトランジスタ 、および出力インターフェースＤ　ＯＵＴの唯一の位置に各トランジスタを接続 させる複数の斜め方向伝導体４０１を備えることが好ましい。

係数ＲＯＭ２０６から取り出されてシフタ２０４にロードされた特定の係数項に 対して、係数の指数の２進数表現が各入力ライン５ＨＦＯ１ＳＨＦ　１および５ ＨＦ２に与えられる。

特定の係数項の指数の２進数で表された値に応じて、各出力ラインＺＯＮ−２７ Ｎのうち１つがオンされる。

特に、デコーダ４０８は入力ラインに与えられる２進数に対応する出力ラインＺ ＯＮ−２７Ｎの１つのみをアクティブにする。例えば、係数項２−７に対応する ２進数１１１（７に等しい）が入力ライン５ＨＦＯ−ＳＨＦ２に与えられると、 出力ライン２７Ｎがハイ（Ｈｉｇｈ）になり、他の出力ラインＺＯＮ−Ｚ６Ｎは Ｏ（Ｌｏｗ）のままである。データインターフェースＤ　ＩＮでバレルシフタ４ ００に与えられるデータワードはこのように第一のトランジスタ行（出力ライン ２７Ｎに対応）にロードされる。次のクロックパルスでは、データワードは７ケ タだけ実際にシフトされて、データワードは各斜め方向伝導体４０１に沿って出 方インターフェースＤ　ＯＵＴへ送られる。このようにシフトされた値はデータ 出力インターフェースＤ　ＯＵＴに現れる。同様に、係数項２−２に対応する２ 進数ワード０１０（２に等しい）がデコーダ４０８０入カライン５ＨＦＯ−３Ｈ Ｆ２に与えられると、出力う、イン２２Ｎがハイ論理状態となると考えられ、残 りの出力ラインはローのままである。バレルシフタ４００に与えられるデータ入 力ワードはこのように２ケタだけシフトされて、このようにシフトされたデータ ワードはＤ　ＯＵＴに現れる。

本発明の更に他の局面によれば、ある特定の係数表現の削減（ネスティング）は 「ダミー」の２の累乗の挿入を介してさらに向上され得る。例えば、以下の係数 を考える。

ｂ　＝２−７　２−ｆｉ＋　＋２−１１上述したネスト構造が直接用いられるな らば、前述の式は以下のように縮小することができる。

ｂ＝２−’［１−２−”（１−２−’）］このネスト化演算がシフタ領域を約５ ０％減少させ、係数ＲＯＭを約１５％だけ減少させるが、一方、ダミーの２の累 乗を以下のように挿入することによってさらに減少させることができる。

ｂ　＝＝　２−７＋　２−１４−２−１４　２−２′＋　２−２ｍ＝２−Ｍ１＋ ２−’［１−１−２−’（１＋２４）］）従って、全てのシフト動作において実 行されるべきシフトの最大数が１４から７に削減される。前述の縮小構造は低次 項の整数倍である指数を有する２の累乗の和に特によく適合する。

本発明は好ましい実施例を用いて説明されたが、当業者であれば、開示されるア ルゴリズム並びに上述した構造を実施するための構成要素の選択および配置に対 して各種修正が行われ得ることを認識するであろう。例えば、係数ＲＯＭ２０６ 、シフタ２０４および補数器２０８は同等の一連の加算用モジュールによって置 き換えることができる。これらの加算用モジュールのそれぞれは係数ＲＯＭ２０ ６に格納される係数項に対応するハードワイヤ（ｈａｒｄ　ｗｉｒｅｄ）の２進 数ワードを有している。さらに、シフタ２０４の代わりに複数のシフタを用いて 、特定の係数を有する様々な項の同時計算を行うことができる。本明細書および 図面に説明されるハードウェアおよびソフトウェアへの上述およびその他の改変 例は添付の特許請求の範囲に記載される発明の精神から離れることな〈実施可能 である。

補正書の写しく翻訳文）提出書く特許法第１８４条の８）平成６年１１月２８８

Claims (8)

【特許請求の範囲】
1. １．データワードｘと２進数係数ｂとの積の印（ｉｎｄｉｃｉａ）を発生させる 装置であって、該係数ｂは、それぞれがｆ２−ｐの形であるＬ個の項の和として 表されることが可能であり、ここでｆ＝＋１、−１、またはｏ、およびｐは正の 整数であり、該装置は、 該係数ｂの印を格納するように構成された係数メモリと、シフタであって、該シ フタにデータをロードするためのシフタ入力手段を有しており、該項のうち１つ に従って該シフタの内容を選択的にシフトさせるように該係数メモリと機能的に 関連しているシフタと、 該シフタから出力されるデータを該シフタ入力手段へ与えろように配置されたフ ィードバックリンクと、該シフタとは機能的に関連する加算手段であって、該シ フタから出力されるＬ個のデータ値を順番に加算して、該データワードｘと該係 数ｂとの該積の該印を発生させる加算手段と、 を備えている装置。
2. ２．加算器であって、該加算器にデータをロードするための第一および第二の各 加算器入力手段を有しており、該第一の加算器入力手段は該シフタ出力手段に機 能的に連結されている加算器と、 アキュムレータであって、該加算器とは協同して該加算器からの出力を選択的に 受け取り、該アキュムレータの内容を該第二の入力加算器手段に与えるアキュム レータと、をさらに備えている請求項１に記載の装置。
3. ３．前記係数ｂがｂ＝ｆ１２−ｐ（１）＋ｆ２２−ｐ（２）．．．ｆＬ２−ｐ（ Ｌ）として表されることが可能であり、 該係数ｂの前記印がそれぞれの整数値ｐ（１）、ｆ（１）・・ｑ（Ｌ−１）を有 しており、 Ｐ（１）＝Ｐ（１） ｐ（２）＝ｐ（１）＋ｆ（１） ｐ（Ｌ）＝ｐ（１）十ｑ（１）・・・十ｆ（Ｌ−１）である、請求項１に記載の 装置。
4. ４．２進数データワードｘのシフトおよび加算演算を、それぞれがｆ２−ｐの形 である項の和として表され得る２進数係数ｂに従って行う方法であって、ここで ｆ＝＋１またはｏ、およびｐは整数であり、該方法は、 該データワードｘをシフタにロードするステップと、第一のシフトされた値を生 成するために該係数ｂを含む該項のうち最初の項に従って該データワードｘをシ フトさせるステップと、該第一のシフトされた値を該シフタに送り返すステップ と、 該係数ｂを含む該項のうち第二の項に従って該第一のシフトされた値をシフトさ せるステップと、該シフタから出力される複数の値を加算するステップであって 、これによりデータワードｘと係数ｂとの積の印を発生させるステップと、 を包含する方法。
5. ５．前記項のうち第二の項に従って前記第一のシフトされた値をシフトさせる前 記ステップが第二のシフトされた値を発生させるステップを包含しており、前記 方法は、前記シフタに該第二のシフトされた値を導くステップと、第三のシフト された値を発生させるために該項のうち第三の項に従って該第二のシフトされた 値をシフトさせるステップと、をさらに包含しており、 前記加算するステップが、 第一の和を発生させるために加算器において該第一のシフトされた値を該第二の シフトされた値に加算し、該第一の和をアキュムレータに格納するステップと、 該アキュムレータから該第一の和を取り出し、該第一の和および該第三のシフト された値を該加算器に与えるステップと、 該第一の和および該第三のシフトされた値を加算するステップとを包含する、 請求項４に記載の方法。
6. ６．前記係数ｂがｆ２−ｐの形であるＬ個の項の和として表されることが可能で あり、 前記シフタの内容が該項のそれぞれの項に従ってＬ回だけ置き換えおよびシフト され、 該シフタの出力が該シフタに（Ｌ−１）回だけロードされ、前記加算するステッ プが該シフタから出力されるＬ個の値を加算することを包含する、 請求項４に記載の方法。
7. ７．前記係数がｂ＝ｆ１２−ｐ（１）＋ｆ２２−ｐ（２）．．．ｆＬ２−ｐ（Ｌ ）として表されることが可能であり、 該係数ｂの前記印が、それぞれの整数値ｐ（１）、ｆ（１）．ｑ（Ｌ−１）を有 しており、 ｐ（１）＝ｐ（１） ｐ（２）＝ｐ（１）＋ｆ（１） ｐ（Ｌ）＝ｐ（１）十ｑ（１）．．．十ｆ（Ｌ−１）であり、 前記データワードｘをシフトさせる前記ステップがｐ（１）に従って該データワ ードｘをシフトさせることを包含し、前記第一のシフトされた値をシフトさせる 前記ステップがｑ（１）に従って該第一のシフトされた値をシフトさせることを 包含する、 請求項４に記載の方法。
8. ８．データワードｘと係数ｂとの積の印を発生させる方法であって、該係数ｂは ｂ＝ｆ１２＝−ｐ（１）＋ｆ１２−ｐ（２）．．．ｆＬ２−ｐ（Ｌ）いの形のＬ 個の項の和として表されることが可能であり、ここでｆＬ＝＋１、−１、または ０およびｐ（ｉ）はｉ＝１からしでは整数であり、該方法は、 該シフタに該データワードｘをロードするステップと、その後、該項のうち該（ Ｌ−１）個のそれぞれに対して、該項のそれぞれ１つに従って該シフタの内容を シフトさせるステップと、該シフタからシフトされた値を出力するステップと、 該シフタに該シフトされた値をロードするステップと、該積の該印を形成するた めに該シフトされた値を加算するステップと を包含する方法。