JP2541128B2 - マルチキャリアロ―ルオフフィルタ - Google Patents
マルチキャリアロ―ルオフフィルタInfo
- Publication number
- JP2541128B2 JP2541128B2 JP5286308A JP28630893A JP2541128B2 JP 2541128 B2 JP2541128 B2 JP 2541128B2 JP 5286308 A JP5286308 A JP 5286308A JP 28630893 A JP28630893 A JP 28630893A JP 2541128 B2 JP2541128 B2 JP 2541128B2
- Authority
- JP
- Japan
- Prior art keywords
- filter
- output
- coefficient
- sign
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0202—Two or more dimensional filters; Filters for complex signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/04—In-phase and quadrature [I/Q] signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Superheterodyne Receivers (AREA)
- Complex Calculations (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、マルチキャリア（複数
の副搬送波）を用いたディジタル通信処理に用いられる
ロールオフフィルタに関する。
の副搬送波）を用いたディジタル通信処理に用いられる
ロールオフフィルタに関する。
【０００２】
【従来の技術】従来、図３に示すロールオフフィルタの
ような直線位相のＦＩＲディジタルフィルタは、フィル
タ係数ｈ（ｎ）についてその次数をＮとし、Ｎ個のイン
パルス応答列（インパルス応答の離散時間信号系列）を
ｈ（０），ｈ（１），ｈ（２）・・・・ｈ（Ｎ−２），
ｈ（Ｎ−１）とした場合に、Ｎが奇数ならば、ｈ（０）
＝ｈ（Ｎ−１），ｈ（１）＝ｈ（Ｎ−２），・・・ｈ
（（Ｎ−１）／２）＝ｈ（（Ｎ＋１）／２）となり、Ｎ
が偶数ならば、ｈ（０）＝ｈ（Ｎ−１），ｈ（１）＝ｈ
（Ｎ−２），・・・ｈ（Ｎ／２−１）＝ｈ（Ｎ／２＋
１）となり、一般的に自然数ｎ（０＜ｎ＜Ｎ）を用いて ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） が成り立ち、図４に示すようにインパルス応答列は、中
央部を中心に対称性を有していることが知られている。
なお、図３及び図４において、Ｔはデータの伝送間隔、
αはロールオフ率、ωは任意の周波数を示している。
ような直線位相のＦＩＲディジタルフィルタは、フィル
タ係数ｈ（ｎ）についてその次数をＮとし、Ｎ個のイン
パルス応答列（インパルス応答の離散時間信号系列）を
ｈ（０），ｈ（１），ｈ（２）・・・・ｈ（Ｎ−２），
ｈ（Ｎ−１）とした場合に、Ｎが奇数ならば、ｈ（０）
＝ｈ（Ｎ−１），ｈ（１）＝ｈ（Ｎ−２），・・・ｈ
（（Ｎ−１）／２）＝ｈ（（Ｎ＋１）／２）となり、Ｎ
が偶数ならば、ｈ（０）＝ｈ（Ｎ−１），ｈ（１）＝ｈ
（Ｎ−２），・・・ｈ（Ｎ／２−１）＝ｈ（Ｎ／２＋
１）となり、一般的に自然数ｎ（０＜ｎ＜Ｎ）を用いて ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） が成り立ち、図４に示すようにインパルス応答列は、中
央部を中心に対称性を有していることが知られている。
なお、図３及び図４において、Ｔはデータの伝送間隔、
αはロールオフ率、ωは任意の周波数を示している。
【０００３】このインパルス応答列の対称性を利用した
従来技術としては、特公平３−６６９１号公報で提案さ
れた、図５に示すディジタルフィルタがある。図におい
て、７００はシフトレジスタ、７０１は係数記憶手段、
７０２は可逆係数器、７０３は制御回路、７０４は乗算
器、７０５は加算器、７０６はアキュムレータである。
その特徴は、係数記憶手段７０１にＺ変換の複素変数ｚ
を用いて
従来技術としては、特公平３−６６９１号公報で提案さ
れた、図５に示すディジタルフィルタがある。図におい
て、７００はシフトレジスタ、７０１は係数記憶手段、
７０２は可逆係数器、７０３は制御回路、７０４は乗算
器、７０５は加算器、７０６はアキュムレータである。
その特徴は、係数記憶手段７０１にＺ変換の複素変数ｚ
を用いて
【０００４】
【数１】
【０００５】で表される特定のフィルタ特性を持つ、直
線位相ＦＩＲディジタルフィルタのインパルス応答列ｈ
（０）〜ｈ（Ｎ−１）を、フィルタ次数Ｎが奇数の場合
にはｈ（０）〜ｈ（（Ｎ−１）／２）を、フィルタ次数
Ｎが偶数の場合にはｈ（０）〜ｈ（Ｎ／２−１）を記憶
し、それを可逆計数器７０２により、フィルタ次数Ｎが
奇数の場合には、ｈ（０）〜ｈ（（Ｎ−１）／２）を、
フィルタ次数Ｎが偶数の場合には、ｈ（０）〜ｈ（Ｎ／
２−１）をｈ（ｎ）のｎの大きさに従って順次読み出し
た後、今度は逆にフィルタ次数Ｎが奇数の場合には、ｈ
（（Ｎ−１）／２）〜ｈ（０）を、フィルタ次数Ｎが偶
数の場合には、ｈ（Ｎ／２−１）〜ｈ（０）を前記とは
逆の読み出し順序で読み出し、シフトレジスタ７００に
記憶された入力データとの積和演算を行うことで、Ｎ個
のインパルス応答列ｈ（０）〜ｈ（Ｎ−１）に対して半
分の記憶容量でディジタルフィルタを提供している。
線位相ＦＩＲディジタルフィルタのインパルス応答列ｈ
（０）〜ｈ（Ｎ−１）を、フィルタ次数Ｎが奇数の場合
にはｈ（０）〜ｈ（（Ｎ−１）／２）を、フィルタ次数
Ｎが偶数の場合にはｈ（０）〜ｈ（Ｎ／２−１）を記憶
し、それを可逆計数器７０２により、フィルタ次数Ｎが
奇数の場合には、ｈ（０）〜ｈ（（Ｎ−１）／２）を、
フィルタ次数Ｎが偶数の場合には、ｈ（０）〜ｈ（Ｎ／
２−１）をｈ（ｎ）のｎの大きさに従って順次読み出し
た後、今度は逆にフィルタ次数Ｎが奇数の場合には、ｈ
（（Ｎ−１）／２）〜ｈ（０）を、フィルタ次数Ｎが偶
数の場合には、ｈ（Ｎ／２−１）〜ｈ（０）を前記とは
逆の読み出し順序で読み出し、シフトレジスタ７００に
記憶された入力データとの積和演算を行うことで、Ｎ個
のインパルス応答列ｈ（０）〜ｈ（Ｎ−１）に対して半
分の記憶容量でディジタルフィルタを提供している。
【０００６】この他にインパルス応答列の対称性を利用
した技術として、特開平４−３８００５号公報には、
“２Ｎタップの対称係数を有するＦＩＲフィルタにおい
て、第１のＲＡＭに１，２，３，・・・Ｎ遅延された入
力データを、第２のＲＡＭにＮ＋１，Ｎ＋２，Ｎ＋３・
・・２Ｎ遅延された入力データを記憶し、第１のＲＡＭ
から１，２，３，・・・Ｎの順で、第２のＲＡＭから２
Ｎ，２Ｎ−１・・・Ｎ＋１の順でデータを順次乗算器に
入力し、Ｒ０Ｍに記憶されたｈ（０）〜ｈ（Ｎ）のイン
パルス応答列と積和演算する。”と記載されている。
した技術として、特開平４−３８００５号公報には、
“２Ｎタップの対称係数を有するＦＩＲフィルタにおい
て、第１のＲＡＭに１，２，３，・・・Ｎ遅延された入
力データを、第２のＲＡＭにＮ＋１，Ｎ＋２，Ｎ＋３・
・・２Ｎ遅延された入力データを記憶し、第１のＲＡＭ
から１，２，３，・・・Ｎの順で、第２のＲＡＭから２
Ｎ，２Ｎ−１・・・Ｎ＋１の順でデータを順次乗算器に
入力し、Ｒ０Ｍに記憶されたｈ（０）〜ｈ（Ｎ）のイン
パルス応答列と積和演算する。”と記載されている。
【０００７】また、この分野の技術として、特開平４−
３４７９２１号公報，特開平４−３３２２２号公報，特
開平３−２６１２１４号公報，特開平３−２２８４２１
号公報，特開平３−２１１９１０号公報，特開平３−７
８３１０号公報，特開平１−１１７４３７号公報，特開
昭６３−２６０３１４号公報に開示の技術がある。
３４７９２１号公報，特開平４−３３２２２号公報，特
開平３−２６１２１４号公報，特開平３−２２８４２１
号公報，特開平３−２１１９１０号公報，特開平３−７
８３１０号公報，特開平１−１１７４３７号公報，特開
昭６３−２６０３１４号公報に開示の技術がある。
【０００８】
【発明が解決しようとする課題】上述した従来のディジ
タルフィルタは、ベースバンドにおけるフィルタ処理が
対象で、適用されるインパルス応答列ｈ（ｎ）〜ｈ（Ｎ
−１）が、自然数ｎ（０＜ｎ＜Ｎ）を用いて ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） で表される場合に限られ、図４に示す、インパルス応答
Ｓ（ｔ）が Ｓ（ｔ）＝Ｈ（ｔ）ｅｘｐ（ｊωｔ） （ここでＨ（ｔ）はロールオフ特性、ωは任意の周波
数）で表されるような、パスバンドにおけるロールオフ
フィルタ処理を行う場合では、フィルタ係数が複素数で
表されるため、そのインパルス応答列 ｓ（ｎ）＝ａ（ｎ）＋ｊｂ（ｎ） （ここで、ａ（ｎ）は実数係数系列、ｂ（ｎ）は虚数係
数系列を表す。）は、次数をＮとした場合 ａ（ｎ）＝ａ（Ｎ−１−ｎ） ｂ（ｎ）＝−ｂ（Ｎ−１−ｎ） より、 ｓ（ｎ）≠ｓ（Ｎ−１−ｎ） となりインパルス応答列の対称性が失われ、上述の従来
のディジタルフィルタの構成のように、インパルス応答
列の読み出しを中央部から単純に折り返しただけでは、
係数記憶手段に記憶するインパルス応答列を削除するこ
とができないという問題があった。
タルフィルタは、ベースバンドにおけるフィルタ処理が
対象で、適用されるインパルス応答列ｈ（ｎ）〜ｈ（Ｎ
−１）が、自然数ｎ（０＜ｎ＜Ｎ）を用いて ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） で表される場合に限られ、図４に示す、インパルス応答
Ｓ（ｔ）が Ｓ（ｔ）＝Ｈ（ｔ）ｅｘｐ（ｊωｔ） （ここでＨ（ｔ）はロールオフ特性、ωは任意の周波
数）で表されるような、パスバンドにおけるロールオフ
フィルタ処理を行う場合では、フィルタ係数が複素数で
表されるため、そのインパルス応答列 ｓ（ｎ）＝ａ（ｎ）＋ｊｂ（ｎ） （ここで、ａ（ｎ）は実数係数系列、ｂ（ｎ）は虚数係
数系列を表す。）は、次数をＮとした場合 ａ（ｎ）＝ａ（Ｎ−１−ｎ） ｂ（ｎ）＝−ｂ（Ｎ−１−ｎ） より、 ｓ（ｎ）≠ｓ（Ｎ−１−ｎ） となりインパルス応答列の対称性が失われ、上述の従来
のディジタルフィルタの構成のように、インパルス応答
列の読み出しを中央部から単純に折り返しただけでは、
係数記憶手段に記憶するインパルス応答列を削除するこ
とができないという問題があった。
【０００９】また例えば入力データが図６に示すよう
な、０Ｈｚの周波数軸に対称に配置された２波のキャリ
アからなる信号の場合、キャリア１信号，キャリア２信
号それぞれを各キャリア周波数軸上でロールオフフィル
タ処理を行うには、インパルス応答Ｓ（ｔ）はそれぞれ Ｓ１（ｔ）＝Ｈ（ｔ）ｅｘｐ（ｊω１ｔ） Ｓ２（ｔ）＝Ｈ（ｔ）ｅｘｐ（ｊω２ｔ） （ここで、Ｈ（ｔ）はロールオフ特性、ω１，ω２はそ
れぞれキャリア１，キャリア２の周波数）で表される。
な、０Ｈｚの周波数軸に対称に配置された２波のキャリ
アからなる信号の場合、キャリア１信号，キャリア２信
号それぞれを各キャリア周波数軸上でロールオフフィル
タ処理を行うには、インパルス応答Ｓ（ｔ）はそれぞれ Ｓ１（ｔ）＝Ｈ（ｔ）ｅｘｐ（ｊω１ｔ） Ｓ２（ｔ）＝Ｈ（ｔ）ｅｘｐ（ｊω２ｔ） （ここで、Ｈ（ｔ）はロールオフ特性、ω１，ω２はそ
れぞれキャリア１，キャリア２の周波数）で表される。
【００１０】従来のディジタルフィルタの構成では、特
定のフィルタ特性（例えばここでインパルス応答Ｓ１
（ｔ））を持つインパルス応答列のみを図５に示す係数
記憶手段７０１に記憶するため、キャリア１信号とキャ
リア２信号の処理を別々に行うことになり、１波のキャ
リアからなる信号の処理に比較して、係数記憶手段に記
憶するインパルス応答列もキャリア１，キャリア２用の
２種類、演算処理時間も２倍になり、回路規模の縮小，
消費電力の削減に対しそれを妨げる問題となっていた。
定のフィルタ特性（例えばここでインパルス応答Ｓ１
（ｔ））を持つインパルス応答列のみを図５に示す係数
記憶手段７０１に記憶するため、キャリア１信号とキャ
リア２信号の処理を別々に行うことになり、１波のキャ
リアからなる信号の処理に比較して、係数記憶手段に記
憶するインパルス応答列もキャリア１，キャリア２用の
２種類、演算処理時間も２倍になり、回路規模の縮小，
消費電力の削減に対しそれを妨げる問題となっていた。
【００１１】本発明は、このような問題を解決し、係数
記憶容量，演算処理時間を削減したマルチキャリアロー
ルオフフィルタを提供することにある。
記憶容量，演算処理時間を削減したマルチキャリアロー
ルオフフィルタを提供することにある。
【００１２】本発明の他の目的は、ベースバンドにおけ
る直線位相フィルタのインパルス応答列の対称性を用い
て、係数記憶手段に記憶するインパルス応答列を削減し
た、パスバンドにおいて直接処理を行うロールオフフィ
ルタを提供することにある。
る直線位相フィルタのインパルス応答列の対称性を用い
て、係数記憶手段に記憶するインパルス応答列を削減し
た、パスバンドにおいて直接処理を行うロールオフフィ
ルタを提供することにある。
【００１３】さらに本発明の他の目的は、０Ｈｚの周波
数軸に対称に配置されたｎ波（ｎは偶数）のキャリアか
らなる信号に対し、インパルス応答列と演算時間の増大
を軽減するロールオフフィルタを提供することにある。
数軸に対称に配置されたｎ波（ｎは偶数）のキャリアか
らなる信号に対し、インパルス応答列と演算時間の増大
を軽減するロールオフフィルタを提供することにある。
【００１４】
【課題を解決するための手段】本発明のマルチキャリア
ロールオフフィルタは、複素数で表される複数の２進複
素入力データの実数データ，虚数データそれぞれを遅延
記憶する、レジスタを接続してなるシフトレジスタと、
インパルス応答Ｓ（ｔ）がＳ（ｔ）＝Ｈ（ｔ）ｅｘｐ
（ｊωｔ）、（ここでＨ（ｔ）はロールオフ特性、ωは
任意の周波数）で表され、そのインパルス応答列をｓ
（０）〜ｓ（Ｎ−１）としたＮタップの２進複素フィル
タ係数の実数係数，虚数係数を、それぞれ０〜（Ｎ−
１）／２タップ（Ｎが奇数の場合）、もしくは０〜（Ｎ
／２−１）タップ（Ｎが偶数の場合）分記憶する係数記
憶手段と、これらの実数係数，虚数係数をそれぞれ、Ｎ
が奇数の場合にはｓ（０），ｓ（１）・・・ｓ（（Ｎ−
１）／２）まで、Ｎが偶数の場合にはｓ（０），ｓ
（１）・・・ｓ（Ｎ／２−１）までをｎの大きさに従い
順次読み出した後、Ｎが奇数の場合はｓ（（Ｎ−１）／
２）からｓ（０）まで、Ｎが偶数の場合はｓ（Ｎ／２−
１）からｓ（０）までを前記の順番とは逆の順番で再
度、順次読み出す可逆計数読み出し手段と、虚数係数を
前記の順番とは逆の順番で再度読み出す場合には、その
符号を反転する第１の符号反転手段を備えた符号制御手
段と、前記可逆計数読み出し手段、前記符号制御手段、
及び前記シフトレジスタを一括制御する制御手段と、前
記シフトレジスタに遅延記憶される前記２進複素入力デ
ータと、前記可逆計数読み出し手段で読み出される前記
２進複素フィルタの前記実数データと、前記実数フィル
タ係数とを逐次乗算する第１の乗算手段と、前記虚数デ
ータと前記実数フィルタ係数とを逐次乗算する第２の乗
算手段と、前記実数データと前記符号制御手段により符
号制御された虚数フィルタ係数とを逐次乗算する第３の
乗算手段と、前記虚数データと前記符号制御手段により
符号制御された虚数フィルタ係数とを逐次乗算する第４
の乗算手段と、前記第１の乗算手段の出力と前記第４の
乗算手段の出力を累加算する第１の累加算手段と、前記
第２の乗算手段の出力と前記第３の乗算手段の出力を累
加算する第２の累加算手段とを備え、前記２進複素入力
データと前記２進複素フィルタ係数との積和演算を行う
ことを特徴とする。
ロールオフフィルタは、複素数で表される複数の２進複
素入力データの実数データ，虚数データそれぞれを遅延
記憶する、レジスタを接続してなるシフトレジスタと、
インパルス応答Ｓ（ｔ）がＳ（ｔ）＝Ｈ（ｔ）ｅｘｐ
（ｊωｔ）、（ここでＨ（ｔ）はロールオフ特性、ωは
任意の周波数）で表され、そのインパルス応答列をｓ
（０）〜ｓ（Ｎ−１）としたＮタップの２進複素フィル
タ係数の実数係数，虚数係数を、それぞれ０〜（Ｎ−
１）／２タップ（Ｎが奇数の場合）、もしくは０〜（Ｎ
／２−１）タップ（Ｎが偶数の場合）分記憶する係数記
憶手段と、これらの実数係数，虚数係数をそれぞれ、Ｎ
が奇数の場合にはｓ（０），ｓ（１）・・・ｓ（（Ｎ−
１）／２）まで、Ｎが偶数の場合にはｓ（０），ｓ
（１）・・・ｓ（Ｎ／２−１）までをｎの大きさに従い
順次読み出した後、Ｎが奇数の場合はｓ（（Ｎ−１）／
２）からｓ（０）まで、Ｎが偶数の場合はｓ（Ｎ／２−
１）からｓ（０）までを前記の順番とは逆の順番で再
度、順次読み出す可逆計数読み出し手段と、虚数係数を
前記の順番とは逆の順番で再度読み出す場合には、その
符号を反転する第１の符号反転手段を備えた符号制御手
段と、前記可逆計数読み出し手段、前記符号制御手段、
及び前記シフトレジスタを一括制御する制御手段と、前
記シフトレジスタに遅延記憶される前記２進複素入力デ
ータと、前記可逆計数読み出し手段で読み出される前記
２進複素フィルタの前記実数データと、前記実数フィル
タ係数とを逐次乗算する第１の乗算手段と、前記虚数デ
ータと前記実数フィルタ係数とを逐次乗算する第２の乗
算手段と、前記実数データと前記符号制御手段により符
号制御された虚数フィルタ係数とを逐次乗算する第３の
乗算手段と、前記虚数データと前記符号制御手段により
符号制御された虚数フィルタ係数とを逐次乗算する第４
の乗算手段と、前記第１の乗算手段の出力と前記第４の
乗算手段の出力を累加算する第１の累加算手段と、前記
第２の乗算手段の出力と前記第３の乗算手段の出力を累
加算する第２の累加算手段とを備え、前記２進複素入力
データと前記２進複素フィルタ係数との積和演算を行う
ことを特徴とする。
【００１５】また本発明のマルチキャリアロールオフフ
ィルタは、前記第４の乗算手段の出力を符号反転する第
２の符号反転手段と、前記第２の符号反転手段の出力と
前記第１の乗算手段の出力を累加算する第３の累加算手
段と、前記第３の乗算手段の出力を符号反転する第３の
符号反転手段と、前記第３の符号反転手段の出力と前記
第２の乗算手段の出力を累加算する第４の累加算手段と
をさらに備え、前記２進複素入力データと前記２進複素
フィルタ係数との積和演算を行うことを特徴とする。
ィルタは、前記第４の乗算手段の出力を符号反転する第
２の符号反転手段と、前記第２の符号反転手段の出力と
前記第１の乗算手段の出力を累加算する第３の累加算手
段と、前記第３の乗算手段の出力を符号反転する第３の
符号反転手段と、前記第３の符号反転手段の出力と前記
第２の乗算手段の出力を累加算する第４の累加算手段と
をさらに備え、前記２進複素入力データと前記２進複素
フィルタ係数との積和演算を行うことを特徴とする。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は、請求項１に係わる発明の一実施例
であるマルチキャリアロールオフフィルタの回路構成図
である。図１において、本実施例のマルチキャリアロー
ルオフフィルタは、シフトレジスタ１と、係数記憶手段
２と、可逆計数読み出し器３と、制御回路４と、乗算器
５，６，７，８と、選択手段９１及び符号反転器９２よ
りなる符号制御手段９０と、加算器１０１及びアキュム
レータ１０２よりなる累加算器１００と、加算器２０１
及びアキュムレータ２０２よりなる累加算器２００とか
ら構成されている。
であるマルチキャリアロールオフフィルタの回路構成図
である。図１において、本実施例のマルチキャリアロー
ルオフフィルタは、シフトレジスタ１と、係数記憶手段
２と、可逆計数読み出し器３と、制御回路４と、乗算器
５，６，７，８と、選択手段９１及び符号反転器９２よ
りなる符号制御手段９０と、加算器１０１及びアキュム
レータ１０２よりなる累加算器１００と、加算器２０１
及びアキュムレータ２０２よりなる累加算器２００とか
ら構成されている。
【００１８】次に、本実施例のマルチキャリアロールオ
フフィルタの動作について図１を参照して説明する。
フフィルタの動作について図１を参照して説明する。
【００１９】シフトレジスタ１は、入力された２進複素
データ（実数データと虚数データを１組として）を、実
数データはｘ（０）から、虚数データはｙ（０）から、
順に遅延記憶するもので、最新のデータがｘ（Ｎ−１）
及びｙ（Ｎ−１）に入力されると、最新データが入力さ
れる前にｘ（０），ｙ（０）に記憶されていたデータが
捨てられることにより、常時Ｎ個のデータを記憶する。
データ（実数データと虚数データを１組として）を、実
数データはｘ（０）から、虚数データはｙ（０）から、
順に遅延記憶するもので、最新のデータがｘ（Ｎ−１）
及びｙ（Ｎ−１）に入力されると、最新データが入力さ
れる前にｘ（０），ｙ（０）に記憶されていたデータが
捨てられることにより、常時Ｎ個のデータを記憶する。
【００２０】係数記憶手段２は、希望のパスバンドのロ
ールオフフィルタの２進複素フィルタ係数の実数係数，
虚数係数それぞれをフィルタ次数をＮとした場合、０〜
（Ｎ−１）／２タップ（Ｎが奇数の場合）、または０〜
（Ｎ／２−１）タップ（Ｎが偶数の場合）分、実数係数
はａ（０）〜ａ（（Ｎ−１）／２）に記憶され（Ｎが奇
数の場合）、またはａ（０）〜ａ（Ｎ／２−１）に記憶
され（Ｎが偶数の場合）、虚数係数はｂ（０）〜ｂ
（（Ｎ−１）／２）に記憶され（Ｎが奇数の場合）、ま
たはｂ（０）〜ｂ（Ｎ／２−１）に記憶され（Ｎが偶数
の場合）、このように実数係数と虚数係数とを１組とし
て記憶している。図１に示すマルチキャリアロールオフ
フィルタの例は、フィルタ次数をＮとした場合にＮが奇
数の場合を示している。
ールオフフィルタの２進複素フィルタ係数の実数係数，
虚数係数それぞれをフィルタ次数をＮとした場合、０〜
（Ｎ−１）／２タップ（Ｎが奇数の場合）、または０〜
（Ｎ／２−１）タップ（Ｎが偶数の場合）分、実数係数
はａ（０）〜ａ（（Ｎ−１）／２）に記憶され（Ｎが奇
数の場合）、またはａ（０）〜ａ（Ｎ／２−１）に記憶
され（Ｎが偶数の場合）、虚数係数はｂ（０）〜ｂ
（（Ｎ−１）／２）に記憶され（Ｎが奇数の場合）、ま
たはｂ（０）〜ｂ（Ｎ／２−１）に記憶され（Ｎが偶数
の場合）、このように実数係数と虚数係数とを１組とし
て記憶している。図１に示すマルチキャリアロールオフ
フィルタの例は、フィルタ次数をＮとした場合にＮが奇
数の場合を示している。
【００２１】制御回路４は、複素入力データが入力され
ると、入力を閉じると同時に循環路１ａと１ｂとを開い
て、シフトレジスタ１に記憶されている遅延記憶入力デ
ータをｘ（０）及びｙ（０）からＮ個のデータを順次読
み出し、乗算器５と乗算器７に実数データを入力し、乗
算器６と乗算器８に虚数データを入力する。同時にそれ
ぞれの乗算器に入力されたデータは、循環路１ａと１ｂ
とを通り順次シフトレジスタ１の入力に戻されることに
より、Ｎ個のデータ読み出し後もシフトレジスタ１に記
憶した遅延記憶入力データは保持される。また制御回路
４は、遅延記憶入力データの乗算器入力開始と共に可逆
計数読み出し器３を始動する。
ると、入力を閉じると同時に循環路１ａと１ｂとを開い
て、シフトレジスタ１に記憶されている遅延記憶入力デ
ータをｘ（０）及びｙ（０）からＮ個のデータを順次読
み出し、乗算器５と乗算器７に実数データを入力し、乗
算器６と乗算器８に虚数データを入力する。同時にそれ
ぞれの乗算器に入力されたデータは、循環路１ａと１ｂ
とを通り順次シフトレジスタ１の入力に戻されることに
より、Ｎ個のデータ読み出し後もシフトレジスタ１に記
憶した遅延記憶入力データは保持される。また制御回路
４は、遅延記憶入力データの乗算器入力開始と共に可逆
計数読み出し器３を始動する。
【００２２】可逆計数読み出し器３は、遅延記憶入力デ
ータの１データの乗算器入力に合わせて、係数記憶手段
２に記憶された２進複素フィルタ係数をａ（０）及びｂ
（０）から順次読み出し、実数係数は、乗算器５と乗算
器６に入力し、虚数係数は、可逆計数読み出し器３に制
御された符号制御手段９０の選択手段９１により、巡回
路１ｃを通り符号はそのままで、乗算器７と乗算器８に
入力される。
ータの１データの乗算器入力に合わせて、係数記憶手段
２に記憶された２進複素フィルタ係数をａ（０）及びｂ
（０）から順次読み出し、実数係数は、乗算器５と乗算
器６に入力し、虚数係数は、可逆計数読み出し器３に制
御された符号制御手段９０の選択手段９１により、巡回
路１ｃを通り符号はそのままで、乗算器７と乗算器８に
入力される。
【００２３】例えば、フィルタの次数Ｎが奇数の場合
は、可逆計数読み出し器３は、ａ（（Ｎ−１）／２）と
ｂ（（Ｎ−１）／２）を読み出すと、次からの実数係数
は、ａ（（Ｎ−３）／２），ａ（（Ｎ−５）／２）・・
・、虚数係数は、ｂ（（Ｎ−３）／２），ｂ（（Ｎ−
５）／２）・・・と読みだし、次に逆の順番で２進複素
フィルタ係数を順次読み出す。
は、可逆計数読み出し器３は、ａ（（Ｎ−１）／２）と
ｂ（（Ｎ−１）／２）を読み出すと、次からの実数係数
は、ａ（（Ｎ−３）／２），ａ（（Ｎ−５）／２）・・
・、虚数係数は、ｂ（（Ｎ−３）／２），ｂ（（Ｎ−
５）／２）・・・と読みだし、次に逆の順番で２進複素
フィルタ係数を順次読み出す。
【００２４】同時に可逆計数読み出し器３は、符号制御
手段９０の選択手段９１を符号反転回路９２側へ切り換
えることにより、実数係数の符号はそのままで乗算器５
と乗算器６に入力されるが、虚数係数のみ符号反転され
て乗算器７と乗算器８に入力されるようになる。
手段９０の選択手段９１を符号反転回路９２側へ切り換
えることにより、実数係数の符号はそのままで乗算器５
と乗算器６に入力されるが、虚数係数のみ符号反転され
て乗算器７と乗算器８に入力されるようになる。
【００２５】例えば、フィルタの次数Ｎが偶数の場合
は、可逆計数読み出し器３はａ（０）〜ａ（Ｎ／２−
１）と、ｂ（０）〜ｂ（Ｎ／２−１）とをそれぞれ読み
出すと、符号制御手段９０の選択手段９１を符号反転回
路９２側へ切り換えて、再度ａ（Ｎ／２−１）〜ａ
（０）と、ｂ（Ｎ／２−１）〜ｂ（０）とへ読み出しを
行う。
は、可逆計数読み出し器３はａ（０）〜ａ（Ｎ／２−
１）と、ｂ（０）〜ｂ（Ｎ／２−１）とをそれぞれ読み
出すと、符号制御手段９０の選択手段９１を符号反転回
路９２側へ切り換えて、再度ａ（Ｎ／２−１）〜ａ
（０）と、ｂ（Ｎ／２−１）〜ｂ（０）とへ読み出しを
行う。
【００２６】また、乗算器５では、実数データと実数係
数の乗算が行われ、結果は累加算器１００へ入力され
る。乗算器６では、虚数データと実数係数の乗算が行わ
れ、結果は累加算器２００へ入力される。乗算器７で
は、実数データと虚数係数の乗算が行われ、結果は累加
算器２００へ入力される。乗算器８では、虚数データと
虚数係数の乗算が行われ、結果は累加算器１００へ入力
される。
数の乗算が行われ、結果は累加算器１００へ入力され
る。乗算器６では、虚数データと実数係数の乗算が行わ
れ、結果は累加算器２００へ入力される。乗算器７で
は、実数データと虚数係数の乗算が行われ、結果は累加
算器２００へ入力される。乗算器８では、虚数データと
虚数係数の乗算が行われ、結果は累加算器１００へ入力
される。
【００２７】累加算器１００では、加算器１０１とアキ
ュムレータ１０２により乗算器５と乗算器８の出力が累
加算され、マルチキャリアロールオフフィルタの実数出
力となる。累加算器２００では、加算器２０１とアキュ
ムレータ２０２により乗算器６と乗算器７の出力が累加
算され、マルチキャリアロールオフフィルタの虚数出力
となる。
ュムレータ１０２により乗算器５と乗算器８の出力が累
加算され、マルチキャリアロールオフフィルタの実数出
力となる。累加算器２００では、加算器２０１とアキュ
ムレータ２０２により乗算器６と乗算器７の出力が累加
算され、マルチキャリアロールオフフィルタの虚数出力
となる。
【００２８】制御回路４では、Ｎ回の積和演算が終わる
と、循環路１ａと１ｂを閉じて、入力を開いて次の新し
い２進複素入力を取り込む。以上のようにして、パスバ
ンドにおけるロールオフフィルタ出力を得ることができ
る。以上、図１に示す請求項１に係わる発明の実施例の
動作について説明した。
と、循環路１ａと１ｂを閉じて、入力を開いて次の新し
い２進複素入力を取り込む。以上のようにして、パスバ
ンドにおけるロールオフフィルタ出力を得ることができ
る。以上、図１に示す請求項１に係わる発明の実施例の
動作について説明した。
【００２９】図２は、請求項２に係わる発明の一実施例
であるマルチキャリアロールオフフィルタの回路構成図
である。図１において、本実施例のマルチキャリアロー
ルオフフィルタは、図６に示す０Ｈｚの周波数軸に対称
に配置された２波（ω１とω２）のマルチキャリアから
なる信号を処理する場合の実施例で、図１に示したマル
チキャリアロールオフフィルタに、加算器３０１とアキ
ュムレータ３０２とからなる累加算器３００と、加算器
４０１とアキュムレータ４０２とからなる累加算器４０
０と、符号反転回路５００，６００とを追加して構成さ
れている。
であるマルチキャリアロールオフフィルタの回路構成図
である。図１において、本実施例のマルチキャリアロー
ルオフフィルタは、図６に示す０Ｈｚの周波数軸に対称
に配置された２波（ω１とω２）のマルチキャリアから
なる信号を処理する場合の実施例で、図１に示したマル
チキャリアロールオフフィルタに、加算器３０１とアキ
ュムレータ３０２とからなる累加算器３００と、加算器
４０１とアキュムレータ４０２とからなる累加算器４０
０と、符号反転回路５００，６００とを追加して構成さ
れている。
【００３０】次に、本実施例のマルチキャリアロールオ
フフィルタの動作について、図２を参照して説明する。
フフィルタの動作について、図２を参照して説明する。
【００３１】本実施例に示すマルチキャリアロールオフ
フィルタに入力された図６に示す２進複素入力データ
は、実数データ，虚数データそれぞれシフトレジスタ１
に遅延記憶される。なお、シフトレジスタ１と、係数記
憶手段２と、可逆計数読み出し器３と、制御回路４にお
ける動作は、図１に示すマルチキャリアロールオフフィ
ルタにおける動作と同一であるため、説明を省略する。
フィルタに入力された図６に示す２進複素入力データ
は、実数データ，虚数データそれぞれシフトレジスタ１
に遅延記憶される。なお、シフトレジスタ１と、係数記
憶手段２と、可逆計数読み出し器３と、制御回路４にお
ける動作は、図１に示すマルチキャリアロールオフフィ
ルタにおける動作と同一であるため、説明を省略する。
【００３２】乗算器５では、実数データと実数係数の乗
算が行われ、結果は累加算器１００と累加算器３００へ
入力される。乗算器６では、虚数データと実数係数の乗
算が行われ、結果は累加算器２００と累加算器４００へ
入力される。乗算器７では、実数データと虚数係数の乗
算が行われ、結果は累加算器２００と符号反転回路６０
０へ入力される。乗算器８では、虚数データと虚数係数
の乗算が行われ、結果は累加算器１００と符号反転回路
５００へ入力される。
算が行われ、結果は累加算器１００と累加算器３００へ
入力される。乗算器６では、虚数データと実数係数の乗
算が行われ、結果は累加算器２００と累加算器４００へ
入力される。乗算器７では、実数データと虚数係数の乗
算が行われ、結果は累加算器２００と符号反転回路６０
０へ入力される。乗算器８では、虚数データと虚数係数
の乗算が行われ、結果は累加算器１００と符号反転回路
５００へ入力される。
【００３３】符号反転回路６００では、乗算器７の出力
の符号を反転し、それを累加算器４００へ入力する。符
号反転回路５００では、乗算器８の出力の符号を反転
し、それを累加算器３００へ入力する。
の符号を反転し、それを累加算器４００へ入力する。符
号反転回路５００では、乗算器８の出力の符号を反転
し、それを累加算器３００へ入力する。
【００３４】累加算器１００では、加算器１０１とアキ
ュムレータ１０２により乗算器５と乗算器８の出力が累
加算され、マルチキャリアロールオフフィルタの、周波
数ω１に対する実数出力となる。累加算器２００では、
加算器２０１とアキュムレータ２０２により乗算器６と
乗算器７の出力が累加算され、マルチキャリアロールオ
フフィルタの周波数ω１に対する虚数出力となる。累加
算器３００では、加算器３０１とアキュムレータ３０２
により、乗算器５と符号反転回路５００の出力が累加算
され、マルチキャリアロールオフフィルタの周波数ω２
に対する虚数出力となる。累加算器４００では、加算器
４０１とアキュムレータ４０２により乗算器６と符号反
転回路６００の出力が累加算され、マルチキャリアロー
ルオフフィルタの周波数ω２に対する実数出力となる。
ュムレータ１０２により乗算器５と乗算器８の出力が累
加算され、マルチキャリアロールオフフィルタの、周波
数ω１に対する実数出力となる。累加算器２００では、
加算器２０１とアキュムレータ２０２により乗算器６と
乗算器７の出力が累加算され、マルチキャリアロールオ
フフィルタの周波数ω１に対する虚数出力となる。累加
算器３００では、加算器３０１とアキュムレータ３０２
により、乗算器５と符号反転回路５００の出力が累加算
され、マルチキャリアロールオフフィルタの周波数ω２
に対する虚数出力となる。累加算器４００では、加算器
４０１とアキュムレータ４０２により乗算器６と符号反
転回路６００の出力が累加算され、マルチキャリアロー
ルオフフィルタの周波数ω２に対する実数出力となる。
【００３５】以上のようにして、０Ｈｚの周波数軸に対
称に配置された２波（ω１とω２）のマルチキャリアか
らなる信号のロールオフフィルタ処理を同時に行うこと
ができる。
称に配置された２波（ω１とω２）のマルチキャリアか
らなる信号のロールオフフィルタ処理を同時に行うこと
ができる。
【００３６】また、入力信号が、０Ｈｚの周波数軸に対
称に配置されたｎ波（ｎは偶数）のマルチキャリアから
なる信号の場合は、シフトレジスタ１と、係数記憶手段
２と、符号制御手段９０と、乗算器５，６，７，８と、
符号反転器５００及び６００とをｎ／２個用意し、同様
に組み合わせて可逆計数読み出し器３と制御回路４とに
より制御することで、ｎ波の信号のロールオフフィルタ
処理を同時に行うことができる。以上、図２に示す請求
項２の発明の実施例の動作について説明した。
称に配置されたｎ波（ｎは偶数）のマルチキャリアから
なる信号の場合は、シフトレジスタ１と、係数記憶手段
２と、符号制御手段９０と、乗算器５，６，７，８と、
符号反転器５００及び６００とをｎ／２個用意し、同様
に組み合わせて可逆計数読み出し器３と制御回路４とに
より制御することで、ｎ波の信号のロールオフフィルタ
処理を同時に行うことができる。以上、図２に示す請求
項２の発明の実施例の動作について説明した。
【００３７】
【発明の効果】以上説明したように、請求項１の発明に
係わるマルチキャリアロールオフフィルタによれば、係
数記憶手段に記憶した希望のフィルタ特性を実現する複
素フィルタ係数の実数係数及び虚数係数を順次読み出す
可逆計数読み出し手段を具備し、かつ虚数係数を前記の
順番とは逆の順番で再度読み出す場合には、その符号を
反転する符号制御手段を設けることにより、従来のパス
バンドにおけるロールオフフィルタのＮ個インパルス応
答列ｓ（０）〜ｓ（Ｎ−１）の係数記憶容量を半分に削
減することができるという効果がある。
係わるマルチキャリアロールオフフィルタによれば、係
数記憶手段に記憶した希望のフィルタ特性を実現する複
素フィルタ係数の実数係数及び虚数係数を順次読み出す
可逆計数読み出し手段を具備し、かつ虚数係数を前記の
順番とは逆の順番で再度読み出す場合には、その符号を
反転する符号制御手段を設けることにより、従来のパス
バンドにおけるロールオフフィルタのＮ個インパルス応
答列ｓ（０）〜ｓ（Ｎ−１）の係数記憶容量を半分に削
減することができるという効果がある。
【００３８】さらに、請求項２の発明に係わるマルチキ
ャリアロールオフフィルタによれば、請求項１に記載の
マルチキャリアロールオフフィルタに、第４の乗算手段
の出力を符号反転する第２の符号反転手段と、第２の符
号反転手段の出力と第１の乗算手段の出力を累加算する
第３の累加算手段と、第３の乗算手段の出力を符号反転
する第３の符号反転手段と、第３の符号反転手段の出力
と第２の乗算手段の出力を累加算する第４の累加算手段
を設けることにより、０Ｈｚの周波数軸に対称に配置さ
れたｎ波（ｎは偶数）のキャリアからなる信号の片側の
インパルス応答列のみを係数記憶手段に記憶して、片側
のキャリア信号のみを積和演算し、反対側のキャリア信
号の積和演算を省略してフィルタリング信号成分を求め
るため、従来ｎ倍に増加する係数記憶容量と演算処理時
間を半分に削減することができるという効果がある。
ャリアロールオフフィルタによれば、請求項１に記載の
マルチキャリアロールオフフィルタに、第４の乗算手段
の出力を符号反転する第２の符号反転手段と、第２の符
号反転手段の出力と第１の乗算手段の出力を累加算する
第３の累加算手段と、第３の乗算手段の出力を符号反転
する第３の符号反転手段と、第３の符号反転手段の出力
と第２の乗算手段の出力を累加算する第４の累加算手段
を設けることにより、０Ｈｚの周波数軸に対称に配置さ
れたｎ波（ｎは偶数）のキャリアからなる信号の片側の
インパルス応答列のみを係数記憶手段に記憶して、片側
のキャリア信号のみを積和演算し、反対側のキャリア信
号の積和演算を省略してフィルタリング信号成分を求め
るため、従来ｎ倍に増加する係数記憶容量と演算処理時
間を半分に削減することができるという効果がある。
【図１】請求項１記載の発明のマルチキャリアロールオ
フフィルタの一実施例を示す回路構成図である。
フフィルタの一実施例を示す回路構成図である。
【図２】請求項２記載の発明のマルチキャリアロールオ
フフィルタの一実施例を示す回路構成図である。
フフィルタの一実施例を示す回路構成図である。
【図３】ロールオフフィルタの周波数対振幅特性を示す
波形図である。
波形図である。
【図４】パスバンドにおけるロールオフフィルタの周波
数対振幅特性を示す波形図である。
数対振幅特性を示す波形図である。
【図５】従来例のディジタルフィルタの回路構成図であ
る。
る。
【図６】０Ｈｚの周波数軸に対称に配置された２波のキ
ャリアからなる信号を示す図である。
ャリアからなる信号を示す図である。
１，７００ シフトレジスタ ２，７０１ 係数記憶手段 ３ 可逆計数読み出し器 ４，７０３ 制御回路 ５，６，７，８，７０４ 乗算器 ９０ 符号制御手段 ９１ 選択手段 ９２ 第１の符号反転回路 １００，２００，３００，４００ 累加算器 １０１，２０１，３０１，４０１，７０５ 加算器 １０２，２０２，３０２，４０２，７０６ アキュムレ
ータ ５００，６００ 符号反転回路 ７０２ 可逆計数器
ータ ５００，６００ 符号反転回路 ７０２ 可逆計数器
Claims (2)
- 【請求項１】複素数で表される複数の２進複素入力デー
タの実数データ，虚数データそれぞれを遅延記憶する、
レジスタを接続してなるシフトレジスタと、 インパルス応答Ｓ（ｔ）がＳ（ｔ）＝Ｈ（ｔ）ｅｘｐ
（ｊωｔ）、（ここでＨ（ｔ）はロールオフ特性、ωは
任意の周波数）で表され、そのインパルス応答列をｓ
（０）〜ｓ（Ｎ−１）としたＮタップの２進複素フィル
タ係数の実数係数，虚数係数を、それぞれ０〜（Ｎ−
１）／２タップ（Ｎが奇数の場合）、もしくは０〜（Ｎ
／２−１）タップ（Ｎが偶数の場合）分記憶する係数記
憶手段と、 これらの実数係数，虚数係数をそれぞれ、Ｎが奇数の場
合にはｓ（０），ｓ（１）・・・ｓ（（Ｎ−１）／２）
まで、Ｎが偶数の場合にはｓ（０），ｓ（１）・・・ｓ
（Ｎ／２−１）までをｎの大きさに従い順次読み出した
後、Ｎが奇数の場合はｓ（（Ｎ−１）／２）からｓ
（０）まで、Ｎが偶数の場合はｓ（Ｎ／２−１）からｓ
（０）までを前記の順番とは逆の順番で再度、順次読み
出す可逆計数読み出し手段と、 虚数係数を前記の順番とは逆の順番で再度読み出す場合
には、その符号を反転する第１の符号反転手段を備えた
符号制御手段と、 前記可逆計数読み出し手段、前記符号制御手段、及び前
記シフトレジスタを一括制御する制御手段と、 前記シフトレジスタに遅延記憶される前記２進複素入力
データと、前記可逆計数読み出し手段で読み出される前
記２進複素フィルタの前記実数データと、前記実数フィ
ルタ係数とを逐次乗算する第１の乗算手段と、 前記虚数データと前記実数フィルタ係数とを逐次乗算す
る第２の乗算手段と、 前記実数データと前記符号制御手段により符号制御され
た虚数フィルタ係数とを逐次乗算する第３の乗算手段
と、 前記虚数データと前記符号制御手段により符号制御され
た虚数フィルタ係数とを逐次乗算する第４の乗算手段
と、 前記第１の乗算手段の出力と前記第４の乗算手段の出力
を累加算する第１の累加算手段と、 前記第２の乗算手段の出力と前記第３の乗算手段の出力
を累加算する第２の累加算手段とを備え、 前記２進複素入力データと前記２進複素フィルタ係数と
の積和演算を行うことを特徴とするマルチキャリアロー
ルオフフィルタ。 - 【請求項２】前記第４の乗算手段の出力を符号反転する
第２の符号反転手段と、 前記第２の符号反転手段の出力と前記第１の乗算手段の
出力を累加算する第３の累加算手段と、 前記第３の乗算手段の出力を符号反転する第３の符号反
転手段と、 前記第３の符号反転手段の出力と前記第２の乗算手段の
出力を累加算する第４の累加算手段とをさらに備え、 前記２進複素入力データと前記２進複素フィルタ係数と
の積和演算を行うことを特徴とする請求項１記載のマル
チキャリアロールオフフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286308A JP2541128B2 (ja) | 1993-11-16 | 1993-11-16 | マルチキャリアロ―ルオフフィルタ |
| US08/338,851 US5513223A (en) | 1993-11-16 | 1994-11-10 | FIR digital filter and method for signal processing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286308A JP2541128B2 (ja) | 1993-11-16 | 1993-11-16 | マルチキャリアロ―ルオフフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142960A JPH07142960A (ja) | 1995-06-02 |
| JP2541128B2 true JP2541128B2 (ja) | 1996-10-09 |
Family
ID=17702703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5286308A Expired - Fee Related JP2541128B2 (ja) | 1993-11-16 | 1993-11-16 | マルチキャリアロ―ルオフフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5513223A (ja) |
| JP (1) | JP2541128B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828708A (en) * | 1995-12-07 | 1998-10-27 | Rockwell International Corporation | CID demodulator for DCT |
| EP0813301A1 (en) * | 1996-06-10 | 1997-12-17 | TOSHIBA Electronics Europe GmbH | Adaptive digital filter |
| US5905757A (en) * | 1996-10-04 | 1999-05-18 | Motorola, Inc. | Filter co-processor |
| US5784419A (en) * | 1996-10-04 | 1998-07-21 | Motorola, Inc. | Efficient digital filter and method using coefficient precombing |
| FR2776093A1 (fr) * | 1998-03-10 | 1999-09-17 | Philips Electronics Nv | Circuit processeur programmable muni d'une memoire reconfigurable, pour realiser un filtre numerique |
| JP3287305B2 (ja) | 1998-04-23 | 2002-06-04 | 日本電気株式会社 | 積和演算装置 |
| US6269117B1 (en) * | 1998-06-29 | 2001-07-31 | Sony Corporation | System and method for enhancing downsampling operations |
| US6483872B2 (en) * | 1998-08-25 | 2002-11-19 | Stmicroelectronics, Inc. | Method and apparatus for reducing convergence time |
| US6295545B1 (en) * | 1998-11-12 | 2001-09-25 | Pc-Tel, Inc. | Reduction of execution times for convolution operations |
| US6505221B1 (en) | 1999-09-20 | 2003-01-07 | Koninklijke Philips Electronics N.V. | FIR filter utilizing programmable shifter |
| WO2005078925A1 (ja) * | 2004-02-17 | 2005-08-25 | Neuro Solution Corp. | デジタルフィルタの設計方法および装置、デジタルフィルタ設計用プログラム、デジタルフィルタ |
| US7873101B2 (en) * | 2005-03-25 | 2011-01-18 | Broadcom Corporation | Low latency digital filter and method |
| KR101301857B1 (ko) * | 2006-07-11 | 2013-08-29 | 삼성전자주식회사 | 프로그래머블 유한 임펄스 응답 필터와 그의 설계 방법 |
| US8645442B2 (en) * | 2009-12-21 | 2014-02-04 | L-3 Communications Integrated Systems, L.P. | Method and apparatus for a finite impulse response filter |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728200B2 (ja) * | 1987-04-17 | 1995-03-29 | 京セラ株式会社 | オクタ−ブ多重フイルタ |
| JPH01117437A (ja) * | 1988-07-07 | 1989-05-10 | Fujitsu Ltd | 変調形式変換装置 |
| JP2776562B2 (ja) * | 1989-06-02 | 1998-07-16 | 松下冷機株式会社 | 自動販売機の商品展示室 |
| JPH0378310A (ja) * | 1989-08-22 | 1991-04-03 | Sony Corp | Ｆｉｒデジタルフイルタ |
| JPH03211910A (ja) * | 1990-01-17 | 1991-09-17 | Hitachi Ltd | ディジタルフィルタ |
| JPH03228421A (ja) * | 1990-02-02 | 1991-10-09 | Asahi Kasei Micro Syst Kk | ディジタル・フィルタ |
| JPH03261214A (ja) * | 1990-03-12 | 1991-11-21 | Nec Corp | Ｉｉｒ型適応ディジタルフィルタの処理方法 |
| JPH0438005A (ja) * | 1990-06-04 | 1992-02-07 | Nec Corp | ディジタル信号処理回路 |
| US5117291A (en) * | 1990-11-30 | 1992-05-26 | At&T Bell Laboratories | Technique for adjusting signal dispersion cancellation apparatus in communications systems |
| JPH04347921A (ja) * | 1990-12-25 | 1992-12-03 | Ricoh Co Ltd | 二次合成デジタルｆｉｒフィルタ |
| JP2591864B2 (ja) * | 1991-01-30 | 1997-03-19 | 日本電気アイシーマイコンシステム株式会社 | ディジタルフィルタ |
| US5287299A (en) * | 1992-05-26 | 1994-02-15 | Monolith Technologies Corporation | Method and apparatus for implementing a digital filter employing coefficients expressed as sums of 2 to an integer power |
-
1993
- 1993-11-16 JP JP5286308A patent/JP2541128B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-10 US US08/338,851 patent/US5513223A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142960A (ja) | 1995-06-02 |
| US5513223A (en) | 1996-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2541128B2 (ja) | マルチキャリアロ―ルオフフィルタ | |
| US3665171A (en) | Nonrecursive digital filter apparatus employing delayedadd configuration | |
| US4138730A (en) | High speed FFT processor | |
| EP0909028A2 (en) | Fir filter for programmable decimation | |
| JPH0828649B2 (ja) | ディジタルフィルタ | |
| KR0181165B1 (ko) | 유한장 임펄스응답 필터 및 그 필터링 방법 | |
| JP3584027B2 (ja) | デジタルフィルタ | |
| US4118784A (en) | Differential DFT digital filtering device | |
| WO2006134688A1 (ja) | 補間処理回路 | |
| CN101411062A (zh) | 插补函数生成电路 | |
| JP2526990B2 (ja) | 非巡回形ダウンサンプリングフィルタ | |
| JPH0555875A (ja) | デイジタルフイルタ | |
| JPH0590897A (ja) | オーバーサンプリングフイルタ回路 | |
| JPH036691B2 (ja) | ||
| JP3177358B2 (ja) | デジタルフィルタ | |
| JP3097599B2 (ja) | ディジタルフィルタ | |
| JPH0998069A (ja) | Ｆｉｒ型ディジタルフィルタ | |
| KR19990056053A (ko) | 유한장 임펄스응답 필터 및 그 필터링 방법 | |
| JP2628506B2 (ja) | ディジタルフィルタ | |
| JP3243831B2 (ja) | Ｆｉｒ型フィルタ | |
| Peters et al. | The discrete Fourier transform and the fast Fourier transform | |
| JP2853722B2 (ja) | サブバンド符号化復号化装置 | |
| JPH09298451A (ja) | デジタルフィルタ回路およびその制御方法 | |
| JPH0625055Y2 (ja) | デジタルフイルタ | |
| JP3555551B2 (ja) | マルチパイロットトーン検出方法および整合フィルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070725 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |