JPH0378310A

JPH0378310A - Ｆｉｒデジタルフイルタ

Info

Publication number: JPH0378310A
Application number: JP21535489A
Authority: JP
Inventors: Seiichiro Iwase; 岩瀬　清一郎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-08-22
Filing date: 1989-08-22
Publication date: 1991-04-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ＦＩＲデジタルフィルタ、特に画像信号の
リアルタイム処理に好適なＦＩＲデジタルフィルタに関
する。

〔発明の概要〕

請求項（１）の発明は、ＦＩＲデジタルフィルタに於い
て、レジスタを接続してなるシフトレジスタと、シフト
レジスタからの複数のタップを選択するセレクタと、セ
レクタからの出力に所定の係数を乗算する乗算器と、乗
算器からの出力を累加算するアキュムレータとから構成
するようにしたことにより、処理能力の向上と、ゲート
数の削減を可能にしたものである。

請求項（２）の発明は、ＦＩＲデジタルフィルタに於い
て、レジスタを接続してなるシフトレジスタを環状に構
成し、環状に構成されているシフトレジスタにデータ選
択用のセレクタを配し、シフトレジスタの出力を積和演
算器に接続して構成するようにしたことにより、処理能
力の向上と、ゲート数の削減を可能にしたものである。

〔従来の技術〕

オーディオ信号をリアルタイムで処理するデジタルフィ
ルタとしては、例えば、第６図に示されるようなものが
ある。即ち、入力時系列データを保持するメモリ１５１
と、フィルタ係数を保持する係数メモリ１５２と、デー
タと係数とを乗算する乗算器１５３と、乗算器１５３の
出力を累加算するアキュムレータ１５４とから構成され
ている。

このアキュムレータ１５４は加算器１５５及びレジスタ
１５６からなる。また１５７は端子である。

このデジタルフィルタは、いわゆるストアードプログラ
ム方式のデジタルフィルタであり、このようなデジタル
フィルタでは、−船釣に、メモリ１５１と係数メモリ１
５２から順にデータを読み出して積和演算を繰り返し、
その結果をアキュムレータ１５４にて累加算することで
、端子１５７から出力時系列データを得るものである。

このような構成のデジタルフィルタは、オーディオ信号
には使用可能であるが、画像信号には使用できない。即
ち、現状のデジタルフィルタの演算時間を、例えば５０
ｎｓとすると、オーディオ信号の場合には入力時系列デ
ータの周期が２０μｓ以上であるため、入力時系列デー
タの１周期に、例えば４００回の演算処理を行える程の
時間的余裕がある。

しかしながら、画像信号、例えば、４ｆｓｃ　（ｆｓｃ
：色副搬送波周波数）の周波数のクロックでサンプリン
グされて形成されているデジタルテレビジラン信号の場
合には、入力時系列データの周期が７０ｎｓであるため
、入力時系列データの１周期に、１回しか演算処理を行
えず、デジタルフィルタとしての演算処理を行なうこと
ができない。

従って、画像信号用のデジタルフィルタは、演算回路を
並列に配して構成するのが一般的である。

そのような画像信号用のＦＩＲデジタルフィルタの例が
第７図、第８図、第９図に示されている。

これらのＦＩＲデジタルフィルタでは第（１）式で示さ
れるように、入力時系列データとインパルス応答の畳み
込みによって出力時系列データが得られる。

ｙｉ−Σｈｊ　−ｘ　ｉ−ｊ　　・　・　・　・（１）
但し、入力時系列データ〔以下、データと称する〕をｘ
ｉ−ｊ　、出力時系列データ〔以下、フィルタ出力と称
する〕をｙｉ、フィルタ係数をｈｊ　（ｊ−〇〜７）、
タップ数をＮ（例えば、Ｎ−８）とする。

第７図に示されるＦＩＲデジタルフィルタでは、レジス
タ１６１〜１６８が縦続接続されており、このレジスタ
１６１〜１６８には、デジタルテレビジぢン信号のデー
タの周期に等しいクロックが供給されている。上述のレ
ジスタ１６１の一端から入力端子１６９が導出され、こ
の入力端子１６９に、デジタルテレビジョン信号のデー
タが供給される。

各レジスタ１６１〜１６８の出力側からはタップが導出
されて乗算器１７０〜１７７に接続されており、これに
よって、１サンプルずつ異なったデータが乗算器１７０
〜１７７に夫々供給される。

乗算器１７０〜１７７は、データに所定のフィルタ係数
ｈＯ〜ｈ７を乗じるものである０乗算器１７０、！７１
の出力が加算器１７８に供給され、乗算器１７２．１７
３の出力が加算器１７９に供給される。同様にして、乗
算器１７４．１７５の出力が加算器１８０に、乗算器１
７６．１７７の出力が加算器１８１に供給される。

加算器１７８．１７９の出力の和が加算器１８２で求め
られ、加算器１８０．１８１の出力の和が加算器１８３
で求められ、更に加算器１８２．１８３の出力の和が加
算器１８４で求められ、端子１８５から前述の（１）式
で表されるフィルタ出力が、順次、取出される。

第８図に示される転置型のＦＩＲデジタルフィルタの構
成に於いて、１９１〜１９８は信号ライン１９９に接続
され所定のフィルタ係数ｈＯ〜ｈ７を乗じる乗算器、２
００〜２０７はレジスタを示しており、このレジスタ２
００〜２０７は加算器２０８〜２１４を介して縦続接続
されている。尚、２１５はデータ供給用の入力端子、ま
た２１６はフィルタ出力取出し用の端子である。

この第８図に示される転置型のＦＩＲデジタルフィルタ
は、第７図に示されるＦＩＲデジタルフィルタと等価で
あり、詳細な説明を省略する。

第９図に示されるＦＩＲデジタルフィルタに於いて、２
２１〜２２８は信号ライン２２９に接続されフィルタ係
数を乗する乗算器を示し、２３０〜２３７は縦続接続さ
れフィルタ係数を保持すると共に乗算器２２１〜２２８
に供給するレジスタを示している。

上述の信号ライン２２９には入力端子２３８を介してデ
ジタルテレビジョン信号のデータが供給される。

上述のレジスタ２３０〜２３７には、データの周期に等
しいクロックが供給されると共に、このクロックに同期
してフィルタ係数ｈＯ〜ｈ７が入力端子２３９を介して
、順次、供給され、レジスタ２３０からレジスタ２３７
にかけてシフトされる。

乗算器２２１〜２２８の夫々には、アキュムレータ２４
０〜２４７が接続されている。このアキュムレータ２４
０〜２４７は、加算器２４８〜２５５及びレジスタ２５
６〜２６３からなり、データとフィルタ係数ｈＯ〜ｈ７
の乗算出力を累加算する。

アキュムレータ２４０〜２４７の出力はセレクタ２６４
にて選択され、前述の（１）式で表されるフィルタ出力
が端子２６５から、順次、取出される。

〔発明が解決しようとする課題〕

画像信号をデジタルフィルタで処理することを考えた場
合、微細加工のレベルが２μｍのデジタルフィルタでは
処理時間がかかり、そのままでは画像信号のデジタル処
理が不可能であった。そこで、従来は、特開昭５９−３
０３１７号公報に示されるように、乗算演算回路にパイ
プライン方式を適用して高速化を図り、画像信号のデジ
タルフィルタ処理が行なわれていた。

ところで、最近は、半導体技術の進歩と共に演算回路が
高速化され、現在では、画像信号のデータの１周期に１
積和演算が可能となっている。その結果、例えば、前述
の第７図乃至第９図のようなデジタルフィルタを構成す
ることができるようになっている。

微細加工のレベルがサブミクロンでは、画像信号のデー
タの１周期に、複数回例えば、４回位の積和演算が可能
になる。

本来、ＩＣというものは、内部のゲート速度が２倍にな
ったら、その分処理能力が向上するか或いは従来の（１
／２）のゲート数で同じ目的の回路が実現できるように
なるものである０例えば、前述した第７図乃至第９図の
ようなデジタルフィルタのスケールの縮小がなされた時
、回路のＩＣ上に占める面積はそれに応じて小さくなり
、また、動作限界速度の向上も期待し得る。

しかしながら、画像信号の処理を考えた場合、第７図乃
至第９図のようなデジタルフィルタの構成では、演算回
路の作動していない時間に別のデータを供給できるよう
になっていないため、画像信号の１周期に対する時間の
マージンが増すだけに止まり、上述の効果を期待するこ
とができないという問題点があった。

従ってこの発明の目的は、より少ないゲート数で処理能
力を向上させることを意図したＦＩＲデジタルフィルタ
を提供することにある。

〔課題を解決するための手段〕

請求項（１）の発明は、レジスタを接続してなるシフト
レジスタと、シフトレジスタからの複数のタップを選択
するセレクタと、セレクタからの出力に所定の係数を乗
算する乗算器と、乗算器からの出力を累加算するアキュ
ムレータとからなる構成としている。

請求項（２）の発明は、レジスタを接続してなるシフト
レジスタを環状に構成し、環状に構成されているシフト
レジスタにデータ選択用のセレクタを配し、シフトレジ
スタの出力を積和演算器に接続した構成としている。

〔作用〕

請求項（１）の発明では、レジスタに対し高速で動作す
るセレクタによって、レジスタからの出力が順次選択さ
れ、この出力がセレクタの動作タイミングに対応して動
作する乗算器によって所定の係数と乗算される。この乗
算結果は、セレクタの動作タイミングに対応して動作す
るアキュムレータによって累加算される。これによって
、前述の（１）式で表されるフィルタ出力が得られる。

請求項（２）の発明では、セレクタを介して供給される
データは、環状に構成されているシフトレジスタ内を所
定のタイミングにて移動すると共に、シフトレジスタの
出力が積和演算器に順次供給され積和演算が行なわれる
。これによって、前述の（１）式で表されるフィルタ出
力が得られる。

〔実施例〕

以下、この発明の一実施例について第°１図を参照して
説明する。

第１図は、８タツプのＦＩＲデジタルフィルタを示し、
縦続接続されているレジスタ２〜９によってシフトレジ
スタ１０が構成されている。

レジスタ２〜９には、例えば、４　ｆｓｃ　（ｆｓｃ　
：色刷搬送波周波数）の周波数のクロックが供給されて
いる。レジスタ２から導出されている入力端子１１には
、例えば、４　ｆｓｃのクロックでサンプリングされ、
１画素当り８ビツトとされているデジタルテレビジラン
信号のデータが供給され、シフトレジスタ１０内をクロ
ックに同期して移動する。

レジスタ２〜５．６〜９の出力側からはタップが導出さ
れてセレクタ１２．１３に接続されており、上述のデー
タがセレクタ１２．１３に供給される。即ち、レジスタ
２〜９にデータｘ１〜ｘ８が保持されている時点で、レ
ジスタ２〜５からはセレクタ１２にデータｘ５〜ｘ８が
供給され、一方、レジスタ６〜９からはセレクタ１３に
データｘｉ　−ｒ４が供給される。

セレクタ１２．１３、そして、乗算器１４．１５、係数
メモリ１６．１７、アキュムレータ１８．１９は、レジ
スタ２〜９の４倍の周波数のクロックが供給されており
、このクロックに基づいて動作している。

セレクタ１２は４つのレジスタ２〜５のタップ、またセ
レクタ１３では４つのレジスタ６〜９のタップからの出
力を、順次、サンプリングして乗算器１４．１５に供給
する。

係数メモリ１６．１７は、セレクタ１２．１３の動作タ
イミングに対応してフィルタ係数ｈＯ〜ｈ３、ｈ４〜ｈ
７を乗算器１４．１５に、順次、供給する。

乗算器１４は、フィルタ係数ｈＯ〜ｈ３とデータｘ８〜
ｘ５、乗算器１５は、フィルタ係数ｈ４〜ｈ７とデータ
ｘ４〜ｘｉの乗算を夫々、セレクタ１２．１３の動作タ
イミングに対応して行い、この乗算出力がアキュムレー
タ１８．１９に、順次供給される。

アキュムレータ１８．１９は、加算器２０．２１と、レ
ジスタ２２．２３から構成されており、レジスタ２２．
２３の出力は加算器２０．２１にフィードバックされる
。このアキュムレータ１８．１９は、セレクタ１２．１
３の動作タイミングに対応して乗算器１４．１５の出力
を累加算すると共に、この値を加算器２４に供給する。

尚、このレジスタ２２．２３は、シフトレジスタ１０の
シフト毎に一旦、クリヤされる。

加算器２４では、アキュムレータ１８．１９の出力が加
算されて、前述の（１）式で表されるフィルタ出力が端
子２５から、順次、取出される。

この実施例では、セレクタ１２．１３、乗算器１４．１
５、アキュムレータ１８．１９、係数メモリ１６．１７
に供給されるクロックの周波数は、レジスタ２〜９に供
給されるクロックの周波数の４倍とされており、この高
い周波数のクロックに応じて動作するようになされてい
るので、高速動作が可能となって処理能力を向上させる
ことができ、ゲート数を削減できる。

また、この実施例のＦＩＲデジタルフィルタは、第７図
に示される従来のＦＩＲデジタルフィルタに比べ、レジ
スタ２〜９の数が変わらず、更にセレクタ１２．１３が
設けられているが、乗算器１４．１５の数が（１／４）
にされている、全ゲート数に於ける乗算器１４．１５の
ゲート数は大きな比率を占めるので、ゲート数の削減の
効果は大きい、これによって、回路の占める面積を小さ
くでき、消費電力を低減できる。また、高速化でき、１
ゲート当たりの遅延時間を短縮できる。

次いで、この発明の他の実施例について第２図乃至第４
図を参照して説明する。

この第２図に示す実施例が前述の一実施例と異なる点は
、環状に配されたレジスタによってシフトレジスタが構
成されていること、シフトレジスタ内にセレクタが設け
られていること、またシフトレジスタを構成する各レジ
スタに供給されるクロックの周波数が上述の一実施例の
レジスタ２〜９に供給されているクロックの周波数の４
倍とされていることである。

第２図の構成に於いて、３１〜３４．３５〜３８は、夫
々環状に接続されているレジスタを示し、レジスタ３１
〜３４によって第１シフトレジスタ３９が構成され、レ
ジスタ３５〜３８によって第２シフトレジスタ４０が構
成されている。このレジスタ３１〜３４．３５〜３８は
、環状に接続されることによって、配線が短縮され、よ
り高速化に適合した構成とされている。

レジスタ３１〜３４．３５〜３８に供給されるクロック
の周波数は、入力されるデータＸの周波数の４倍とされ
ている。従って、データＸは、上述のレジスタ３１〜３
４．３５〜３８に供給されるクロックのタイミング、即
ち動作タイミングに応じて移動し、また新たなデータＸ
は、第１及び第２シフトレジスタ３９．４０の動作サイ
クルの、４サイクルおきに入力される。

第１シフトレジスタ３９のレジスタ３３．３４間に配さ
れているセレクタ４１は、端子４２から供給されるデジ
タルテレビジぢン信号のデータＸと、レジスタ３３から
供給されるデータＸの一方を選択してレジスタ３４に供
給する。第１シフトレジスタ３９の出力は、乗算器１４
に供給されている。

第２シフトレジスタ４０のレジスタ３７．３８間に配さ
れているセレクタ４３は、第１シフトレジスタ３９から
供給されるデータＸと、レジスタ３７から供給されるデ
ータＸの一方を選択してレジスタ３８に供給する。第２
シフトレジスタ４０の出力は、乗算器１５に供給されて
いる。

係数メモリ１６．１７は、第１及び第２シフトレジスタ
３９．４０の動作タイミングに同期して、フィルタ係数
ｈＯ〜ｈ３、ｈ４〜ｈ７を乗算器１４．１５に、順次、
供給する。

乗算器１４は、フィルタ係数ｈＯ〜ｈ３とデータＸ８〜
ｘ５、乗算器１５は、フィルタ係数ｈ４〜ｈ７とデータ
ｘ４〜ｘｌの乗算を夫々、第１及び第２シフトレジスタ
３９．４０の動作タイミングに対応して行い、この乗算
出力がアキュムレータ１８．１９に、順次供給される。

アキュムレータ１８．１９の構成、作用は、前述の一実
施例と同様であるので、同一部分には同一符号を用いる
こととし重複する説明を省略する。

上述したように、４サイクルに一度、第１及び第２シフ
トレジスタ３９．４０は新しい入力データを選択するよ
うに制御され、また、このサイクルでアキュムレータ１
８．１９のクリヤがなされ、そして、このサイクルで第
１及び第２シフトレジスタ３９．４０のシフト動作が停
止される。以下、これをデータ入力時の制御動作と称す
る。

第１及び第２シフトレジスタ３９．４０のシフト動作の
停止を実現するために、レジスタ３１〜３８は第３図に
示すように構成されている。例えば、レジスタ３１は、
セレクタ３１ａとレジスタ３１ｂとから構成されており
、前段のレジスタから端子３１ｃを介して供給されるデ
ータと、レジスタ３１ｂからフィードバックされるデー
タとがセレクタ３１ａによって選択され、選択されたデ
ータがレジスタ３１ｂに供給され、記憶される。

これによって、レジスタ３１ｂからフィードバックされ
るデータが選択される時はシフト動作が停止され、また
、前段のレジスタから供給されるデータが選択される時
はシフト動作が行なわれる。

各レジスタ３１〜３８を、このように構成することによ
って、レジスタ３１〜３８は全て同じ構成の回路となり
、ＬＳＩ化が容易になる。

このＦＩＲデジタルフィルタの動作例が第４図に示され
ている。

時刻１０に於いて、端子４２にデータｘ１が供給される
と、時刻ｔ１に於いて、セレクタ４１によってデータｘ
ｉが選択されてデータ入力時の制御動作が行なわれ、レ
ジスタ３４にデータｘｌが取込まれる。尚、図中、最右
欄の印（＊）は、その時刻に於いて、上述のデータ入力
時の制御動作が行なわれることを示している。

時刻ｔ２に於いて、シフトレジスタ３９のシフト動作が
再開され、データｘノがレジスタ３１に、時刻ｔ３に於
いてデータｘｌがレジスタ３２に移される。

時刻ｔ４に於いてデータｘｌがレジスタ３３に移される
と端子４２に新たなデータｘ２が供給される。

時刻ｔ５に於いて、セレクタ４１によってデータｘ２が
選択されて、上述のデータ入力時の制御動作が行なわれ
、レジスタ３４にデータｘ２が取込まれる。

時刻ｔ６に於いて、シフトレジスタ３９のシフト動作が
再開され、データｘ２がレジスタ３１に、そしてデータ
ｘノがレジスタ３４に移される。

時刻ｔ１２に於いてデータｘｌがレジスタ３１に、デー
タｘ２がレジスタ３２に、そして、データｘ３がレジス
タ３３にシフトして移されると共に、端子４２に新たな
データｘ４が供給される。

時刻ｔ１３に於いて、セレクタ４１によってデータｘ４
が選択されて、データ入力時の制御動作が行なわれ、レ
ジスタ３４にデータｘ４が取り込まれる。この時刻ｔ１
３では、係数メモリ１６からフィルタ係数ｈＯが出力さ
れ、乗算器１４にてデータｘ４とフィルタ係数ｈｏの乗
算がなされる。

時刻ｔ１６に於いてデータｘ２がレジスタ３１に、デー
タｘ３がレジスタ３２に、そしてデータｘ４がレジスタ
３３にシフトされると共に、端子４２に新たなデータｘ
５が供給される。

時刻ｔ１７に於いて、セレクタ４１によってデータｘ５
が選択されて、データ入力時の制御動作が行なわれ、レ
ジスタ３４にデータｘ５が取り込まれる０時刻ｔ１７で
は、係数メモリ１６からフィルタ係数ｈＯが出力され、
乗算器１４にて、データｘ５とフィルタ係数ｈＯの乗算
がなされる。また、時刻ｔ１７では、第１シフトレジス
タ３９に保持されていたデータｘｉが第２シフトレジス
タ４０に供給される。この第２シフトレジスタ４０では
、セレクタ４３によってデータｘｉが選択されて、デー
タ入力時の制御動作が行なわれ、レジスタ３８にデータ
ｘ１が取り込まれる。

時刻ｔ２８に於いて、端子４２に新たなデータｘ８が供
給される。

時刻ｔ２９に於いて、セレクタ４１によってデータＸθ
が選択されて、データ入力時の制御動作が行なわれ、レ
ジスタ３４にデータｘ８が取込まれる。

この時刻ｔ２９までは、ＦＩＲデジタルフィルタの準備
動作であり、この時刻ｔ２９以後が通常の動作となる。

時刻ｔ２９では、第１シフトレジスタ３９に保持されて
いたデータｘ４が第２シフトレジスタ４０に供給される
。この第２シフトレジスタ４０では、セレクタ４３によ
ってデータｘ４が選択されて、データ入力時の制御動作
が行なわれ、レジスタ３８にデータｘ４が取込まれる。

そして、時刻ｔ２９では、係数メモリ１６．１７からフ
ィルタ係数ｈＯ１ｈ４が出力される０乗算器１４にてデ
ータｘ８とフィルタ係数ｈＯの乗算がなされ、乗算器１
５にてデータｘ４とフィルタ係数ｈ４の乗算がなされ、
その乗算出力がアキュムレータ１８．１９に保持される
。

時刻ｔ３０〜ｔ３２に於いて、第１シフトレジスタ３９
では、データｘ７、Ｘθ、ｘ５が、順次、乗算器１４に
供給され、また係数メモリ１６からフィルタ係数ｈ１、
ｈ２、ｈ３が、順次、乗算器１４に供給される。

乗算器１４では、上述のデータとフィルタ係数との乗算
がなされる。即ち、時刻ｔ３０ではデータｘ７とフィル
タ係数ｈ１、時刻ｔ３１ではデータｘ６とフィルタ係数
ｈ２、時刻ｔ３２ではデータｘ５とフィルタ係数ｈ３の
乗算が、夫々なされ、各乗算出力は、アキュムレータ１
日にて累加算される。

また、時刻ｔ３０〜ｔ３２に於いて、第２シフトレジス
タ４０では、データｘ３、ｘ２、Ｘノが、順次、乗算器
１５に供給され、係数メモリ１７からフィルタ係数ｈ５
、ｈ６、ｈ７が、順次、乗算器１５に供給される。

乗算器１４では、上述のデータとフィルタ係数との乗算
がなされる。即ち、時刻ｔ３０ではデータｚ３とフィル
タ係数ｈ５、時刻ｔ３１ではデータｘ２とフィルタ係数
ｈ６、時刻ｔ３２ではデータｘｉとフィルタ係数ｈ７の
乗算がなされ、各乗算出力は、アキュムレータ１９にて
累加算される。

アキュムレータ１８．１９によって累加算された値は、
加算器２４にて加算され、これにて、前述の（１）式に
て表されるフィルタ出力が、端子２５から得られる。

以下、同様にして、時刻ｔ３３〜ｔ３６に於いて、デー
タｘ２〜ｘ９とフィルタ係数ｈＯ〜ｈ７の乗算がなされ
、アキュムレータ１８．１９、加算器２４によって、前
述の（１）式で表されるフィルタ出力が、端子２５から
得られる。

この他の実施例及び前述の一実施例では、乗算器１４．
１５、アキュムレータ１８．１９等の演算時間が、デジ
タルテレビジョン信号のデータ周期の（１／４）の時間
である例について説明しているが、これに限定されるも
のではな（、また、タップ数も８タツプに限定されるも
のではないことは勿論である。また、この積和演算器に
パイプライン方式のためのパイプラインレジスタを使用
することもできる。

この実施例によれば、レジスタ３１〜３８、乗算器１４
．１５、アキュムレータ１８．１９、係数メモリ１６．
１７等に供給されるクロックの周波数は、前述の一実施
例に示される乗算器１４．１５、アキュムレータ１８．
１９等に供給されるクロックの周波数と同一とされてい
るので、高速動作が可能となり、前述の一実施例と同様
、処理能力を向上させることができ、また、ゲート数を
削減できる。

次いで、この発明の更に他の実施例について第５図を参
照して説明する。

この実施例が前述の他の実施例と異なる点は、環状に配
されたレジスタによって構成されているシフトレジスタ
のループのタップ数が必要に応じて切り替えられること
である。

第５図の構成に於いて、５１〜８２は環状に接続されて
いるレジスタを示す、レジスタ５１〜６６によって第１
シフトレジスタ８３が構成され、レジスタ６７〜８２に
よって第２シフトレジスタ８４が構成されている。

上述の第１シフトレジスタ８３内に配されているセレク
タ８５は端子１０１から供給されるデジタルテレビジラ
ン信号のデータと、レジスタ６５からのデータの一方を
選択してレジスタ６６に供給する。また、第１シフトレ
ジスタ８３内に配されているセレクタ８６．８７は端子
８８．８９から供給されるＭ御信号によって、レジスタ
６４．５３及び、レジスタ６２．５５から供給されるデ
ータの一方を、夫々選択するようになされている。

第１シフトレジスタ８３の出力は、乗算器１４に供給さ
れている。

係数メモリ１６．１７は、第１及び第２シフトレジスタ
８３．８４の動作タイミングに同期して、フィルタ係数
を乗算器１４．１５に、順次、供給する。

第１シフトレジスタ８３は、セレクタ８６．８７によっ
て、３つのループ９０．９１．９２を形成する。

第１のループ９０は、レジスタ５１．５２．６５．６６
、セレクタ８５．８７によって構成される４タツプのル
ープであり、セレクタ８７を制御し、レジスタ５２から
の出力をレジスタ６５に供給することで形成される。

第２のループ９１は、レジスタ５１〜５４．６３〜６６
、セレクタ８５〜８７によって構成される８タツプのル
ープであり、セレクタ８６を制御して、レジスタ５４の
出力をレジスタ６３に供給すると共に、セレクタ８７を
制御してレジスタ６４の出力をレジスタ６５に供給する
ことで形成される。

第３のループ９２は、レジスタ５１〜６６、セレクタ８
５〜８７によって構成される１６タツプのループであり
、セレクタ８６．８７を制御してレジスタ６２．６４か
らの出力をレジスタ６３．６５に夫々供給することで形
成される。

一方、第２シフトレジスタ８４の構成、動作も上述の第
１シフトレジスタ８３と同様であり、重複する説明を省
略する。尚、９３はセレクタであり、このセレクタ９３
には第１シフトレジスタ８３からのデータと、レジスタ
８１からのデータが供給される。セレクタ９３は、上述
のデータの内、一方を選択してレジスタ８２に供給する
ようになされている。

この第２シフトレジスタ８４にも、上述の第１シフトレ
ジスタ８３と同様に、第１乃至第３のループ９４．９５
．９６が形成されている。即ち、レジスタ６７．６８．
８１．８２が第１のループｇ４を構成し、レジスタ６７
〜７０．７９〜８２が第２のループ９５を構成し、レジ
スタ６７〜８２が第３のループ９６を構成する。第２シ
フトレジスタ８４の出力は、乗算器１５に供給されてい
る。尚、９７．９８は夫々、セレクタを示し、９９．１
００は夫々、端子を示す。

また、係数メモリ１６．１７は、第１及び第２シフトレ
ジスタ８３．８４の動作タイミングに同期して、フィル
タ係数を乗算器１４．１５に、順次、供給する。尚、そ
の他の構成、回路動作は、前述の他の実施例と同様であ
るので、同一部分には同一符号を付し重複する説明を省
略する。

この構成によれば、第１、第２シフトレジスタ８３．８
４のループを適宜に切り替えてＦＩＲデジタルフィルタ
を構成できるので、アキュムレータ１８．１９の演算速
度、用途に応じて柔軟に対応できる。

〔発明の効果〕

請求項（１）の発明に係るＦＩＲデジタルフィルタによ
れば、処理速度を高速化すると共に、これに対応して新
たなデータを選択的に供給するようにしているので、処
理能力を向上させることができ、また、ゲート数を削減
できるという効果がある。

請求項（２）の発明に係るＦＩＲデジタルフィルタによ
れば、処理速度を高速化すると共に、これに対応してデ
ータを供給するようにしているので、処理能力を向上さ
せることができ、また、ゲート数を削減できるという効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の他の実施例を示すブロック図、第３図はレ
ジスタの構成を示すブロック図、第４図は第２図に示さ
れるＦＩＲデジタルフィルタの動作を示す路線図、第５
図はこの発明の更に他の実施例を示すブロック図、第６
図は従来例を説明するための図、第７図乃至第９図は従
来のＦＩＲデジタルフィルタを示すブロック図である。図面に於ける主要な符号の説明２〜９．３１〜３８．５１〜８２．１５６．１６１〜１
６８．２００〜２０７．２３０〜２３７：レジスタ、１
０：シフトレジスタ、３９．８３：第１シフトレジスタ
、４０．８４：第２シフトレジスタ、１２．１３．４１
．４３．８５．８６．８７．９３．９７．９８：セレク
タ、１４．１５．１５３．１７０〜１７７．１９１〜１
９８．２２１〜２２８：乗算器、１８．１９．１５４．
２４０〜２４７：アキュムレータ。

Claims

【特許請求の範囲】

（１）レジスタを接続してなるシフトレジスタと、上記
シフトレジスタからの複数のタップを選択するセレクタ
と、上記セレクタからの出力に所定の係数を乗算する乗算器
と、上記乗算器からの出力を累加算するアキュムレータとか
らなるＦＩＲデジタルフィルタ。（２）レジスタを接続
してなるシフトレジスタを環状に構成し、上記環状に構成されているシフトレジスタにデータ選択
用のセレクタを配し、上記シフトレジスタの出力を積和演算器に接続してなる
ＦＩＲデジタルフィルタ。