JP4982080B2 - デジタルフィルタ - Google Patents

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Description

本発明はデジタルフィルタに関し、特に、通信信号処理用途において複数の通信系統に対するデジタルフィルタ処理に対応するデジタルフィルタに関する。
近年の無線通信需要の急増に伴い、複数の異なる無線通信規格が乱立し、様々なサービス形態に応じて複数の無線通信システムが混在する状況となっている。このような状況の中、一台の端末局や基地局で複数の無線通信規格に対応可能とする、いわゆるマルチモード化機能を付加することにより、シームレスな接続環境の提供や製品開発効率の向上への要求が高まっている。
一台の無線通信端末で複数の無線通信規格に対応するための構成例としては、例えば対応すべき無線通信規格の各々に対応した無線通信処理部を個別に設け、必要に応じて所望の処理系統へ切り替え制御する構成が開示されている（例えば、特許文献１、２）。一方、別の構成として、ソフトウェア等の機能記述を切り替えることにより無線通信処理機能を変更する、いわゆるソフトウェア無線処理技術を用いた構成についても既に開示されている（例えば、特許文献３）。
以下、図４１および図４２を用いて従来のマルチモード無線通信端末の構成例について説明する。図４１において、無線通信規格Ａに対応した無線通信処理を行う規格Ａ対応無線通信処理部４００１ａと無線通信規格Ｂに対応した無線通信処理を行う規格Ｂ対応無線通信処理部４００１ｂとが共に切替制御部４００２に接続されている。切替制御部４００２は、各々の無線通信規格における通信リンクの状況やユーザやアプリケーションからの要求に応じて無線通信を行う通信系統の選択切替を行い、選択された無線通信処理系統と上位レイヤ処理部４００３との間のデータ入出力を接続する。このようにして、必要に応じて使用したい無線通信処理系統を選択切り替えして通信することにより、一台の無線通信端末により複数の無線通信規格に対応した通信が可能となる。
図４２は、ソフトウェア無線処理技術を用いたマルチモード無線通信端末の構成例を示した図である。図４２において、無線通信規格Ａに対応した無線通信処理のうちアナログ信号処理およびアナログ信号とデジタル信号の変換を行う処理部を有する規格Ａ対応アナログ信号処理部４００４ａと、無線通信規格Ｂに対応した無線通信処理のうちアナログ信号処理およびアナログ信号とデジタル信号の変換を行う処理部を有する規格Ｂ対応アナログ信号処理部４００４ｂとが共にデジタル信号処理部４００５に接続されている。デジタル信号処理部４００５は、プログラム等のソフトウェア記述を変更することによりその信号処理内容を変更可能な信号処理部であり、切替制御部４００６からの制御に応じて信号処理内容を無線通信規格Ａに対応したデジタル信号処理と無線通信規格Ｂに対応したデジタル信号処理とに切り替えてデジタル信号処理を行い、受信処理後のデータを上位レイヤ処理部４００７へ供給するとともに上位レイヤ処理部４００７から供給される送信データをデジタル送信信号処理した後、送信データを所望の無線通信規格に対応したアナログ信号処理部の方へ出力する。このようにして、必要に応じて使用したい無線通信規格に対応したプログラム等のソフトウェア記述を変更し通信機能を切りけることにより、一台の無線通信端末により複数の無線通信規格に対応した通信が可能となる。
一方、無線通信処理を行うにあたって所望帯域信号の選択のために必須な機能の一つであるフィルタ処理部、特にデジタルフィルタ処理部に着目すると、前記のようなマルチモード機能を実現するためには、対応すべき無線通信規格によって異なる要求仕様に応じ、柔軟に周波数応答特性等の特性を変更可能な機能が要求される。このように、デジタルフィルタにおいてタップ係数や動作モードを柔軟に変更可能な構成としては、例えば、特許文献４、特許文献５などが既に開示されている。特許文献４では、複数の加算器、乗算器、遅延器、レジスタ等の構成要素が所定の配置に形成され、各々の構成要素の入出力端子間の接続切り替えを行うデータバスライン群とそれらの相互間の接続切り替えを行う切り替え回路により構成され、任意のデジタルフィルタを設定可能な構成および動作例が開示されている。また、特許文献５では、フィルタのタップ係数を任意に変更可能とすると共に、フィルタの処理型を必要に応じて直列型と並列型で切り替え可能とする構成および動作例が開示されている。
特開平１０−１７４１６９号公報（第３〜４頁、図１） 特開２００２−１９０７６９号公報（第６頁、図４） 特開２００４−１５３６６１号公報（第６頁、図４） 特開昭６３−２５２００９号公報（第２〜４頁、図１） 特許第２５２０４５１号公報（第２〜５頁、図１）
しかしながら、前記各々の従来の技術では、以下に示すような課題を有する。
図４１で示したような従来のマルチモード無線通信端末の構成では、対応すべき無線通信規格の数に応じて対応する無線通信処理部４００１を設ける必要があり、その数が増えれば増えるほど無線通信端末における回路規模が増大することになる。ところが、それぞれの無線通信処理部の処理内容に着目すると、ほとんどの無線通信処理部には通信路符号化処理、デジタル変復調処理やチャネル選択のためのフィルタ処理などの処理部が存在し、無線通信規格の違いにより詳細な仕様は異なるものの、類似した処理を行う部分が多い。これらの処理部を対応すべき無線通信規格の数の分だけ個別に設けるのは回路規模の面から効率が良くない。
また、図４２で示したようなソフトウェア無線処理技術を用いたマルチモード無線通信端末の構成では、デジタル信号処理部４００５における通信処理内容を都度対応すべき無線通信規格用のプログラムに書き替える必要があり、機能変更に時間を要する。特に、デジタル信号処理部４００５がＦＰＧＡ（Field Programmable Gate Array）やＤＳＰ（Digital Signal Processor ）のようにソフトウェア処理により実行されるデバイスにより構成される場合には、機能設定のためのデータ量が膨大になるため、特に機能変更に時間を要する。このため、マルチモード無線通信端末において動的に対応する無線通信規格を切り替えようとする場合には、機能切り替えのための時間的浪費を生じてしまう。ましてや、複数の無線通信規格の通信リンクに対して同時に通信を行うことは難しい。
さらに、デジタルフィルタの構成において、特許文献４で開示されている構成では、任意のフィルタ形状を実現するために個々の構成要素間を接続するための膨大なデータバスライン群と接続切り替え回路が必要となるため、無線通信端末用に構成するには回路規模が大きくなってしまう、という課題があった。
また、特許文献５で開示される構成では、構成要素間接続の冗長度を制限することにより特許文献４で開示される構成に比べて回路規模の面では優れているものの、デジタルフィルタの変更自由度という観点では、タップ係数の変更や処理型を直列型と並列型で切り替える程度の制御に留まっており、対応するフィルタ処理の動作クロック周波数や演算タップ数に応じた演算リソースの有効活用という観点での構成や処理制御方法については開示されていない。ましてや、複数の無線通信規格の通信リンクに対して同時に通信を行うための入出力インタフェースの構成や制御方法については一切開示されていない。
本発明は、かかる点に鑑みてなされたものであり、特性を動的に変更可能で、かつ複数系統の同時処理が可能な無線通信処理向けのデジタルフィルタを提供することを目的とする。
本発明のデジタルフィルタは、機能変更制御信号に応じて積和演算機能を変更し、その機能変更に応じた複数タップ分の積和演算処理を行って累積演算結果を出力する複数の演算器群と、前記各演算器群からの累積演算結果出力を機能変更制御信号に応じて選択的に加算処理するとともに、前記累積演算結果出力をフィードバック出力として出力する出力インタフェース部と、複数の信号入力端子を有し、前記機能変更制御信号に応じて所望の入力信号を同時又は順次に前記複数の演算器群に供給するとともに、前記機能変更制御信号に応じて前記フィードバック出力のうち所定の出力を前記複数の演算器群の累積演算入力段に供給する入力インタフェース部と、前記複数の演算器群により構成される演算リソースに対して、現在の演算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当て可能な前記演算リソースを決定してリソース割当決定情報を出力するリソース割当制御部と、前記リソース割当決定情報に基づいて、前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各部に対して機能設定を行うための前記機能変更制御信号を出力する機能設定制御部と、前記機能変更制御信号により各々機能が設定された前記複数の演算器群に対して所望のフィルタ処理をおこなうための動作制御信号を出力するフィルタ処理制御部と、を具備する構成を採る。
この構成によれば、無線通信装置における通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変更を行い、かつ所定の動作制御を行うようにしたので、限られた積和演算リソースの演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なるＦＩＲフィルタ処理に対応可能とし、かつ複数のフィルタ処理を同時並列的に行うことが可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。
また、本発明のデジタルフィルタは、請求項１記載のデジタルフィルタにおいて、前記各演算器群は、前記信号入力端子に入力される入力信号に対するタップ演算処理数、タップ係数を前記機能変更制御信号に応じて変更可能な積和演算器を複数直列接続する構成を採る。
この構成によれば、無線通信装置における通信モードの変更に伴い、複数の演算器群の演算機能を動的に変更可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。
また、本発明のデジタルフィルタは、請求項２記載のデジタルフィルタにおいて、前記積和演算器は、信号入力端子と累積演算入力端子と累積演算出力端子とを有し、複数のタップ係数を記憶し、前記動作制御信号に応じて所定のタイミングで所定のアドレスのタップ係数を読み出して出力するタップ係数メモリと、前記信号入力端子からの入力信号と前記タップ係数メモリから出力されるタップ係数とを乗算して乗算結果を出力する乗算器と、前記動作制御信号に応じて前記累積演算入力端子からの累積演算入力と遅延レジスタ出力のいずれかを選択して出力する第１のセレクタと、前記第１のセレクタの出力と前記乗算結果を加算して加算結果を出力する加算器と、前記加算結果をクロックに応じて順次遅延し、該遅延させた加算結果の一部を出力する遅延レジスタ群と、前記遅延レジスタ群から出力される遅延時間の異なる一部の加算結果を入力とし、前記動作制御信号に応じて入力のいずれかを選択して前記遅延レジスタ出力として出力する第２のセレクタと、前記遅延レジスタ出力を、前記動作制御信号による所定のクロック信号に同期して保持して前記累積演算出力として出力するラッチ回路と、を具備する構成を採る。
この構成によれば、無線通信装置における通信モードの変更に伴い、複数の積和演算器の積和演算機能を動的に変更可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。
また、本発明のデジタルフィルタは、請求項１記載のデジタルフィルタにおいて、前記入力インタフェース部は、前記複数の信号入力端子から入力される各入力信号を前記機能変更制御信号に応じて前記複数の演算器群へ順次切り替えながら出力するデマルチプレクサと、前記機能変更制御信号に応じて前記各入力信号と前記デマルチプレクサの出力のうちの一系統を選択して前記各演算器群の信号入力端子へ供給する第１のセレクタ群と、前記機能変更制御信号に応じて初期値としての０、もしくは隣接する演算器群の累積演算出力である前記フィードバック出力のうち、いずれか一つを選択して前記各演算器群の各累積演算入力端子に出力する第２のセレクタ群と、を具備する構成を採る。
この構成によれば、無線通信装置における通信モードの変更に伴い、演算リソースに対する入力インタフェース部の機能を動的に変更可能となる。
また、本発明のデジタルフィルタは、請求項１記載のデジタルフィルタにおいて、前記リソース割当制御部は、フィルタ仕様に応じた複数のフィルタ設定候補に関する情報を記憶し、通信モード制御信号の入力に応じて対応するフィルタ設定候補の情報を読み出して出力するフィルタ設定候補記憶部と、前記通信モード制御信号と前記フィルタ設定候補の情報とリソース使用状況情報に基づいて、未使用の演算リソースの範囲内で割当可能なフィルタ設定候補を決定してリソース割当決定情報を出力するリソース割当決定部と、前記リソース割当決定情報と前記フィルタ処理制御部から出力されるフィルタ処理完了情報に基づいて前記演算リソースの使用状況を記憶し、該使用状況をリソース使用状況情報として出力するリソース使用状況記憶部と、フィルタの種類に応じて設定する複数のパラメータを記憶する設定パラメータ記憶部と、前記リソース割当決定情報に基づいて前記設定パラメータ記憶部から該当するパラメータを読み出し、該パラメータに基づいて前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各部に対応する機能変更制御信号を生成して当該各部に出力する機能変更制御部と、を具備する構成を採る。
この構成によれば、無線通信装置における通信モードの変更に伴い、演算リソースの使用状況に応じて未使用の演算リソースを適宜利用することが可能となり、特性を動的に変更可能で、かつ複数系統の同時処理が可能な無線通信処理向けのデジタルフィルタを提供することができる。
また、本発明のデジタルフィルタは、複数の積分器が縦続接続された複数の積分器群と、複数の間引き処理部と、複数の差分器が縦続接続された複数の差分器群と、前記複数の積分器群の出力を前記複数の間引き処理部に供給するとともに、前記複数の積分器群の出力を第１のフィードバック出力として出力する第１のインタフェース部と、前記複数の間引き処理部からの出力と第２のフィードバック出力とを機能変更制御信号に応じて切り替えて前記複数の差分器に供給する第２のインタフェース部と、複数の信号入力端子を有し、前記機能変更制御信号に応じて入力信号を切り替えて前記複数の積分器群に供給する入力インタフェース部と、複数の信号出力端子を有し、前記複数の差分器群と前記複数の信号出力端子との間の接続関係を前記機能変更制御信号に応じて切り替える出力インタフェース部と、前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群により構成される演算リソースに対して、現在の演算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当て可能な前記演算リソースを決定してリソース割当決定情報を出力するリソース割当制御部と、前記リソース割当決定情報に基づいて、前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記第２のインタフェース部と前記入力インタフェース部と前記出力インタフェース部の各々に対して機能設定を行うための前記機能変更制御信号を出力する機能設定制御部と、前記機能変更制御信号により各々機能が設定された前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記第２のインタフェース部と前記入力インタフェース部と前記出力インタフェース部の各々に対して所望のフィルタ処理をおこなうための動作制御信号を出力するフィルタ処理制御部と、を具備する構成を採る。
この構成によれば、無線通信装置における通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変更を行い、かつ所定の動作制御を行うようにしたので、限られた演算リソースの演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なるＦＩＲフィルタ処理に対応可能とし、かつ複数のフィルタ処理を同時並列的に行うことが可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。
本発明によれば、無線通信装置における通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変更を行い、かつ所定の動作制御を行うようにしたので、限られた積和演算リソースの演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なるＦＩＲフィルタ処理に対応可能とし、かつ複数のフィルタ処理を同時並列的に行うことが可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
（実施の形態１）
本実施の形態１では、複数タップ分の積和演算を実行可能な積和演算器コアを複数直列接続した演算器コア群を複数配置し、前記演算器コア群の入出力接続関係を切り替えるインタフェースを設け、これら個々の積和演算器コアにおける動作機能設定と入出力インタフェースの接続設定を切り替えることにより、通信処理に要求されるフィルタ特性に応じて前記積和演算器コアの演算リソースを動的に変更し、複数のフィルタ処理の同時動作を行う場合の構成および動作例を説明する。
図１は、本実施の形態の説明に用いるマルチモードＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタ処理部１０の構成を示す図である。マルチモードＦＩＲフィルタ処理部１０は、２系統の信号入力端子１１０１、１１０２を有し、それぞれ独立した通信系統の信号が供給される。また、２系統の信号出力端子１１０３、１１０４を有し、信号入力端子１１０１、１１０２に対するフィルタ処理後の出力信号が出力される。また、マルチモードＦＩＲフィルタ処理部１０は、積和演算器コア１００と、この積和演算器コア１００を４個直列に接続して構成される８個の演算器コア群１０１０〜１０１７と、入力インタフェース部１０２と、出力インタフェース部１０３と、入出力間接続線１１０６と、から構成される。
入出力間接続線１１０６は、入力インタフェース部１０２に設けられた入出力間接続端子１１０７と、出力インタフェース部１０３に設けられたフィードバック出力端子１１０５とを接続している。
積和演算器コア１００は、フィルタ処理における複数のタップ演算に相当する積和演算を実行し、かつ後述する制御部１１から入力される制御信号に応じてそのタップ係数、遅延タップ数、ならびに複数タップ分の積和演算に伴う信号接続の切り替えを行い、得られた積和演算出力を出力するものである。積和演算器コア１００は、入力として信号入力端子、累積演算入力端子を有し、出力として信号出力端子、累積演算出力端子を有する。また、図示していないが、タップ係数、遅延タップ数、ならびに信号接続切り替え用の制御線が接続される。なお、積和演算器コア１００の具体的な構成については図３を用いて後述する。
演算器コア群１０１０〜１０１７は、それぞれ積和演算器コア１００を４個直列に接続したものであり、具体的には、前後する積和演算器コア間の信号出力端子と信号入力端子が接続され、かつ累積演算出力端子と累積演算入力端子が接続されている。このように構成された演算器コア群１０１０〜１０１７に含まれる個々の積和演算器コア１００は、タップ係数の値設定を除いては共通の信号処理および接続動作を行うように構成されている。
なお、図１では、複数配置された積和演算器コア１００の配置位置に応じて（ｉ，ｊ）という番号を付しているが、これはｉ番目の演算器コア群におけるｊ番目の積和演算器コアであることをを表している。本実施の形態１では、積和演算器コア１００を４個直列接続して構成された演算器コア群１０１０〜１０１７を８組配置する。
入力インタフェース部１０２は、２系統の信号入力端子１１０１、１１０２と入出力間接続線１１０６からの入力を用い、後述する制御部１１から入力される制御信号に応じて経路切り替えやデマルチプレクス処理等を行い、個々の演算器コア群１０１０から１０１７へ所定の信号を供給するものである。具体的な構成については図４を用いて後述する。
出力インタフェース部１０３は、個々の演算器コア群１０１０〜１０１７の累積演算出力から供給された信号に対して、後述する制御部１１から入力される制御信号に応じて所定の信号間の加算処理や経路選択を行った上で２系統の信号出力端子１１０３、１１０４から出力し、かつ前記個々の演算器コア群１０１０〜１０１７からの信号出力を入出力間接続線１１０６へ分岐出力するものである。具体的な構成については図５を用いて後述する。
入出力間接続線１１０６は、出力インタフェース部１０３から入力インタフェース部１０２との間で複数の信号を接続するものであり、さらに具体的には、複数の演算器コア群１０１０〜１０１７から出力される各累積演算出力を入力インタフェース部１０２へフィードバックする為の接続線である。
図２は、図１のマルチモードＦＩＲフィルタ処理部１０における各構成要素に対して機能設定および動作制御を行う制御部１１の構成を示すブロック図である。制御部１１は、マルチモード動作制御部１０４と、リソース割当制御部１０５と、機能設定レジスタ１０６と、機能設定制御部１０７と、フィルタ処理制御部１０８と、から構成される。
マルチモード動作制御部１０４は、マルチモードＦＩＲフィルタ処理部１０が構成要素に含まれるマルチモード無線通信装置における通信モードを選択制御するものであり、具体的には、種々の判断条件に基づいてどの無線通信規格もしくは無線通信方式に対応した通信モードで通信処理を行うかを判断し、対応する通信モード制御信号をリソース割当制御部１０５に出力するものである。なお、本実施の形態１では、このマルチモード動作制御部１０４がどのような判断基準で通信モードの選択を行うかについて限定するものではない。
リソース割当制御部１０５は、マルチモード動作制御部１０４から入力される通信モード制御信号に基づいて、所望のフィルタ仕様を実現するために必要な積和演算リソースと、マルチモードＦＩＲフィルタ処理部１０における積和演算リソースの空き状況に基づき積和演算リソースの割り当てを決定し、決定されたリソース割り当てとそれに伴う機能変更情報を機能設定レジスタ１０６に出力するものである。その動作の詳細については後述する。
機能設定レジスタ１０６は、リソース割り当てとそれに伴う機能変更情報を保持するレジスタであり、マルチモードＦＩＲフィルタ処理部１０における各設定部に対応したレジスタが用意されており、リソース割当制御部１０５から入力される機能変更情報が所定のレジスタ位置に書き込まれると共に、必要に応じて機能設定制御部１０７又はフィルタ処理制御部１０８により読み出される。
機能設定制御部１０７は、機能設定レジスタ１０６に保持されている機能変更情報を必要に応じて読み出し、マルチモードＦＩＲフィルタ処理部１０における個々の積和演算器コア１００、入力インタフェース部１０２、出力インタフェース部１０３におけるタップ係数、接続切り替え用セレクタ、デマルチプレクサ等の制御を行うものである。具体的な機能変更制御信号の内容と接続関係については図１には図示していないが、別途図６を用いて後述する。
フィルタ処理制御部１０８は、マルチモードＦＩＲフィルタ処理部１０におけるフィルタ処理動作のための制御を行うものであり、演算器コア群１０１０〜１０１７、入力インタフェース部１０２、出力インタフェース部１０３における個々の動作部に対して制御線が接続されている。具体的な制御線の内容については後述する。
図３は、図１において示した積和演算器コア１００の構成を示す図であり、この構成により転置型ＦＩＲフィルタにおける積和演算処理が行われる。積和演算器コア１００は、入力として信号入力端子１２０１と累積演算入力端子１２０２を有し、出力として信号入力端子１２０１に入力される信号をそのまま出力する信号出力端子１２０３と累積演算出力端子１２０４を有する。また、積和演算器コア１００は、乗算器１００１と、加算器１００２と、遅延レジスタ群１００３と、タップ係数メモリ１００４と、セレクタ１００５と、セレクタ１００６と、ラッチ回路１００７と、から構成される。
乗算器１００１は、信号入力端子１２０１から入力される信号と、タップ係数メモリ１００４から入力されるタップ係数との乗算を行い、その乗算結果を加算器１００２に出力するものである。
加算器１００２は、乗算器１００１による乗算結果とセレクタ１００５の出力との加算を行い、その加算結果を遅延レジスタ群１００３に出力するものである。
遅延レジスタ群１００３は、入力信号を１クロックサイクル単位で遅延して出力する遅延レジスタが７個直列に接続されたものである。
タップ係数メモリ１００４は、フィルタ処理時の積和演算に用いる複数タップ分のタップ係数を記憶しておくものであり、本実施の形態１では８通りのタップ係数（Ｗｉ，ｊ，０〜Ｗｉ，ｊ，７）を記憶するものである。
セレクタ１００５は、２系統の入力を択一的に選択して出力するものである。セレクタ１００６は、４系統の入力を択一的に選択して出力するものである。
ラッチ回路１００７は、セレクタ１００６から入力される信号を所定のクロック周波数でラッチし出力するものであり、例えば、Ｄフリップフロップにより構成される。ここで、ラッチするクロック周波数は信号入力と同様の周波数とする。
タップ係数メモリ１００４におけるタップ係数の変更書き込みと、セレクタ１００６における遅延レジスタ信号の入力選択の制御は、機能設定制御部１０７から入力される機能変更制御信号に基づいて制御される。また、タップ係数メモリ１００４におけるタップ係数の読み出しと、セレクタ１００５における累積演算入力と、遅延レジスタ群１００３からセレクタ１００６を介した入力信号との選択切り替えは、フィルタ処理制御部１０８から入力される動作制御信号に基づいて制御される。ここで、フィルタ処理制御部１０８から積和演算器コア１００に入力される動作制御信号は、同じ演算器コア群内に含まれる４個の積和演算器コア１００に対しては同様の動作制御信号が入力され、各々が同様の処理動作を行う。
なお、積和演算器コア１００における各部の処理動作は、信号入力端子１２０１に入力されるクロックレートに対し、機能設定制御部１０７で設定されるオーバクロック動作比に応じたオーバクロック周波数で動作する。
図４は、図１において示した入力インタフェース部１０２の構成を示す図である。入力インタフェース部１０２は、入力として２系統の独立した信号入力端子１１０１、１１０２と、入出力間接続端子１１０７に接続される入出力間接続線１１０６を介して出力インタフェース部１０３から入力される個々の演算器コア群１０１０〜１０１７の各出力信号からのフィードバック入力とを有し、また個々の演算器コア群１０１０〜１０１７への信号入力端子と累積演算入力端子への出力端子を有する。また、入力インタフェース部１０２は、セレクタ１０２１０〜１０２１７、１０２２０〜１０２２７と、デマルチプレクサ１０２３、１０２４と、から構成される。なお、図４には図示していないが、各構成要素に対しては機能設定制御部１０７から独立に機能変更制御用の接続線が接続されている。
セレクタ１０２１０〜１０２１７、１０２２０〜１０２２７は、機能設定制御部１０７からそれぞれ独立に入力される機能変更制御信号に応じて複数の入力信号から一つを選択して、それぞれ出力段に接続された演算器コア群１０１０〜１０１７に出力するものである。セレクタ１０２１０〜１０２１７は、３入力のセレクタであり、そのうち第１の入力端子は信号入力端子１１０１に接続され、第２の入力端子は信号入力端子１１０２に接続される。セレクタ１０２１０〜１０２１３の第３の入力端子は、それぞれデマルチプレクサ１０２３の第１の出力端子１０２３１、第２の出力端子１０２３２、第３の出力端子１０２３３、第４の出力端子１０２３４に接続される。また、セレクタ１０２１４〜１０２１７の第３の入力端子は、それぞれデマルチプレクサ１０２４の第１の出力端子１０２４１、第２の出力端子１０２４２、第３の出力端子１０２４３、第４の出力端子１０２４４に接続される。
セレクタ１０２２０と１０２２７は２入力のセレクタであり、セレクタ１０２２１〜１０２２６は３入力のセレクタであり、機能設定制御部１０７からそれぞれ独立に入力される機能変更制御信号に応じて出力信号が選択される。セレクタ１０２２０〜１０２２７の各出力は、それぞれ図１における演算器コア群１０１０〜１０１７の累積演算入力端子に接続される。セレクタ１０２２０〜１０２２７の第１の入力端子には定数「０」に相当するデータが入力される。また、セレクタ１０２２０〜１０２２７の別の入力端子には、図１における演算器コア群１０１０〜１０１７のうち、自セレクタが出力に接続されている演算器コア群の上段と下段の演算器コア群の累積演算出力端子が出力インタフェース部１０３と入出力間接続線１１０６を介して接続される。すなわち、例えば、演算器コア群１０１０の累積演算出力端子はセレクタ１０２２１の第２の入力端子へ接続され、演算器コア群１０１１の累積演算出力端子はセレクタ１０２２０の第２の入力端子とセレクタ１０２２２の第２の入力端子へ接続される。
図５は、図１において示した出力インタフェース部１０３の構成を示す図である。出力インタフェース部１０３は、図１における各演算器コア群１０１０〜１０１７の累積演算出力を入力とし、また２系統の信号出力端子１１０３、１１０４と入力インタフェース部１０２へのフィードバック出力端子１１０５を有する。また、出力インタフェース部１０３は、経路選択用の複数のセレクタと、複数の加算器と、複数の遅延レジスタを有する。具体的には、加算器１０３１０〜１０３１９と、セレクタ１０３２０〜１０３２７、１０３３０〜１０３３３、１０３４０、１０３４１、１０３５０、１０３５１と、遅延レジスタ１０３６０、１０３６１と、から構成される。なお、図５には図示していないが、各構成要素に対しては機能設定制御部１０７からそれぞれに独立に機能変更制御用の接続線が接続されている。
加算器１０３１０〜１０３１９は、２系統のデジタル入力値を加算し加算結果を出力するものである。加算器１０３１０〜１０３１５は、それぞれセレクタ１０３２０と１０３２１、１０３２２と１０３２３、１０３２４と１０３２５、１０３２６と１０３２７、１０３３０と１０３３１、１０３３２と１０３３３の出力を入力とする。加算器１０３１６、１０３１７は、それぞれ加算器１０３１４とセレクタ１０３４０、加算器１０３１５とセレクタ１０３４１の出力を入力とする。加算器１０３１８、１０３１９は、それぞれ加算器１０３１６とセレクタ１０３５０、加算器１０３１７とセレクタ１０３５１の出力を入力とする。
セレクタ１０３２０〜１０３２７、１０３３０〜１０３３３、１０３４０、１０３４１、１０３５０、１０３５１は、２入力のセレクタであり、機能設定制御部１０７からそれぞれ独立に入力される機能変更制御信号に応じて出力信号が選択される。セレクタ１０３４０と１０３４１を除くセレクタの一方の入力には、定数「０」に相当する値が入力される。セレクタ１０３２０〜１０３２７の他方の入力には、それぞれ演算器コア群１０１０〜１０１７の累積演算出力端子が接続される。セレクタ１０３３０〜１０３３３の他方の入力には、それぞれ加算器１０３１０、１０３１１、１０３１２、１０３１３の出力が接続される。セレクタ１０３５０、１０３５１の他方の入力には、それぞれ遅延レジスタ１０３６０、１０３６１の出力が接続される。セレクタ１０３４０と１０３４１は、それぞれ加算器１０３１２と１０３１５、１０３１１と１０３１４の出力が接続される。
遅延レジスタ１０３６０、１０３６１は、加算器１０３１８と１０３１９において複数のフィルタ演算値を累積加算するために加算結果を１サイクル遅延させ、それぞれセレクタ１０３５０と１０３５１へ出力するものである。
図６は、機能設定レジスタ１０６において機能設定書き込みおよび読み出しされる構成部と設定値を例示した機能設定テーブル６００の一例である。例えば、図４に示した入力インタフェース部１０２における各セレクタ１０２１０〜１０２１７、１０２２０〜１０２２７とデマルチプレクサ１０２３、１０２４に対する設定レジスタが設けられている。セレクタ１０２１０〜１０２１７、１０２２０〜１０２２７は、０、１、２の値の設定が可能で、それぞれ図４に示した３系統の入力のうち上側から順に選択されるものとする。
演算器コア群１０１０〜１０１７や出力インタフェース部１０３におけるセレクタについても、設定値の昇順に応じて図面における信号入力の上側から下側もしくは左側から右側の順で入力が選択される。
演算器コア群１０１０〜１０１７におけるオーバクロック比は、各演算器コア群に対する信号入力のクロック周波数に対する演算器コア内での処理クロックレートの比を表しており、１倍、２倍、４倍、８倍に設定される。デマルチプレクサ１０２３、１０２４では、動作モード、分岐数の２種類の設定値に応じて入力信号の出力動作が変わる。動作モードは、デマルチプレクサ１０２３、１０２４の各動作を設定するものであり、設定値「０」は同じ信号入力を分岐数分の出力に出力し、設定値「１」は、入力を順次分岐数分の出力を切り替えて出力する。
図７は、デマルチプレクサ１０２３における各設定値と入出力の関係の一例を示した図である。同図において、（ａ）は信号入力端子１１０１を介してデマルチプレクサ１０２３に入力される入力信号の一例を示す図、（ｂ）は設定値として「モード：０、分岐数：４」を設定した場合の出力信号の一例を示す図、（ｃ）は設定値として「モード：１、分岐数：２」を設定した場合の出力信号の一例を示す図、（ｄ）は設定値として「モード：１、分岐数：４」を設定した場合の出力信号の一例を示す図である。
なお、図６に示した各機能設定レジスタには所定のアドレスが割り当てられ、アドレス指定により所定のレジスタへの書き込みおよび読み出しができるものとするが、どのアドレスにどのレジスタを割り当てるかについては本発明の主眼とするところではないため割愛する。
また、図１から図５に示した構成によるマルチモードＦＩＲフィルタ処理部１０において、信号入力端子１１０１に対するフィルタ処理と信号入力端子１１０２に対するフィルタ処理の処理クロック周波数を独立に設定可能とするため、各処理部に対してそれぞれ２系統の動作クロックを供給し、機能設定時に使用するクロックも選択する構成とする。
以上のように構成されたマルチモードＦＩＲフィルタ処理部１０において、まずどのような種類のフィルタ処理動作を実現するかについて説明する。本実施の形態１で示した構成によれば、機能設定の切り替えと所定のフィルタ処理制御を行うことにより、直列接続型フィルタ、ポリフェーズ型間引きフィルタ、ポリフェーズ型多重化間引きフィルタ等のフィルタ処理に対応することが可能である。以下、それぞれの形態でフィルタ処理を行う場合における機能設定とフィルタ処理制御の例を示す。
（１）直列接続型フィルタ
ここでは、信号入力端子１１０１に対して、演算器コア群１０１０〜１０１７を用いて１２８タップＦＩＲフィルタを構成し、信号出力端子１１０３へ出力する場合の設定と動作の例について説明する。
図８は、本実施の形態１におけるマルチモードＦＩＲフィルタ処理部１０の構成において、直列接続型フィルタ機能を実現する場合に、機能設定レジスタ１０６に各部の機能を設定する為の機能設定テーブル８００の一例を示した図である。
図４の入力インタフェース部１０２において、セレクタ１０２１０〜１０２１７は信号入力端子１１０１からの入力を選択し、セレクタ１０２２１〜１０２２７では、図１において一つ上段の演算器コア群からの累積演算出力を入力とするように入力を選択する。これにより、全ての積和演算器コア１００の信号入力には同一の信号が入力され、累積演算コア１００の入力は直列に接続されたことになる。なお、セレクタ１０２２０では累積演算コア１００への入力初期値として０が選択される。また、この場合、デマルチプレクサ１０２３と１０２４への設定は影響を及ぼさない。
各々の積和演算器コア１００では、オーバクロック比が４の状態で動作する、すなわち、一信号入力あたり４タップ分の積和演算処理が行われ、セレクタ１００６において入力１００３２が選択されることにより、一つの積和演算器コア１００あたり４遅延タップ分の演算結果が蓄積され、４積和演算毎に一度、遅延レジスタ群１００３に保持された累積演算結果が後段の積和演算器コア１００へ出力される。各々の積和演算器コア１００におけるタップ係数メモリ１００４には、アドレス０〜３までの４タップ分のエリアにそれぞれ１２８タップ分のタップ係数の一部が書き込まれる。具体的には、積和演算器（i,j）におけるｋ番目のアドレスに書き込まれるタップ係数ｗｉ，ｊ，ｋは、１２８タップＦＩＲフィルタのタップ係数をｃ（ｍ）｛ｍ＝０，１，・・・・，１２７｝とすると、以下に示す式（１）で表される。
ｗｉ，ｊ，ｋ＝ｃ（１２７−（ｉ×１６＋ｊ×４−ｋ））・・・・・（１）
機能設定制御部１０７から前記のように各部の設定を行った上で、フィルタ処理制御部１０８が行う制御内容について以下に説明する。
図９〜図１２は、マルチモードＦＩＲフィルタ処理部１０の入力インタフェース部１０２及び演算器コア群１０１０の各部における信号処理の過程での動作内容を示した図である。これらの図では、一連の動作内容を図９〜図１２に分割して示している。
これらの図では、積和演算器コア１００として、図１の演算器コア群１０１０を構成する積和演算器コア（０，０）及び（０，１）において、信号入力端子１１０１から信号系列Ｓn が順次入力された場合の動作内容を示している。図９〜図１２において、（ａ）は信号入力端子１１０１に入力される信号系列Ｓn の一例を示す図、（ｂ）はフィルタ処理制御部１０８から各積和演算器コア（０，０）（０，１）に入力される読み出しアドレス１００４１の一例を示す図、（ｃ）は各積和演算器コア（０，０）（０，１）内のセレクタ１００５に入力される制御信号の一例を示す図、（ｄ）は積和演算器コア（０，０）内の処理動作例を示す図、（ｅ）は積和演算器コア（０，１）内の処理動作例を示す図である。
フィルタ処理制御部１０８から、各積和演算器コア（０，０）、（０，１）内のタップ係数メモリ１００４に入力される読み出しアドレス（Add ）１００４１（（ｂ）の０，１，２，３）は、信号入力の４倍のレートで順次アドレスが更新され、一サンプル分の信号入力に対して４タップ分のタップ係数（ｗ０，０，０、０，０，１、０，０，２、０，０，３ ）が読み出され、乗算器１００１において信号系列Ｓn と順次積算処理が行われ、その各積算結果がさらに加算器１００２において累積加算される。
加算器１００２へのもう一方の入力は、セレクタ１００５に入力される制御信号（Cont_Acc）１００５１に応じて選択され、４倍オーバクロック処理のうち１クロック分だけ前段の積和演算器コア１００における累積演算出力からの信号が入力され、それ以外のタイミングでは遅延レジスタ群１００３からの出力１００３２がセレクタ１００６を介してフィードバックされる。
ラッチ回路１００７では、４クロックに一度遅延レジスタ群１００３の内容がラッチされ、後段の積和演算器コア１００の累積演算入力へ供給される。以上のような動作を各積和演算器コア１００および演算器コア群１０１０〜１０１７において行うことにより、積和演算器コア毎に４タップ分、演算器コア群毎に１６タップ分、系全体としては１２８タップ分の積和演算処理が行われ、最終的に演算器コア群１０１７の累積演算出力から全体の積和演算結果が出力される。
出力インタフェース部１０３では、演算器コア群１０１７の出力信号が図５における個々のセレクタ１０３２０〜１０３２７、１０３３０〜１０３３３、１０３４０、１０３４１、１０３５０、１０３５１の設定に応じて経路選択され、最終的に信号出力端子１１０３へ経路選択されて出力される。
以上のような構成により、マルチモードＦＩＲフィルタ処理部１０により直列接続型で１２８タップ分のＦＩＲフィルタ処理が行われる。なお、上記の例では各積和演算器コア当たり４タップ分の積和演算を行うこととしたが、必ずしもこれに限定されるものではなく、各積和演算器コアにおけるオーバクロック周波数が動作可能な周波数であれば、オーバクロック比を８倍に設定し、積和演算器コア毎に８タップ分の積和演算を行う構成とし、演算器コア群１０１０〜１０１３までの１６個分の積和演算リソースのみを用いて同様の１２８タップＦＩＲフィルタ処理を行う構成としてもよい。
（２）ポリフェーズ型間引きフィルタ
ここでは、信号入力端子１１０１に対して、演算器コア群１０１０〜１０１３を用いてポリフェーズ型でデシメーション率１／４で、積和演算器コア１００当たり８タップ分の積和演算を行う１２８タップＦＩＲフィルタを構成し、信号出力端子１１０３へ出力する場合の設定と動作の例について説明する。
図１３は、本実施の形態１におけるマルチモードＦＩＲフィルタ構成において、ポリフェーズ型間引きフィルタ機能を実現する場合の各部の機能を設定する為の機能設定テーブル９００の一例を示した図である。
この機能設定テーブル９００の設定内容に基づいて、入力インタフェース部１０２において、信号入力端子１１０１に入力された信号は、デマルチプレクサ１０２３において１サンプル毎に順次出力１０２３１、１０２３２、１０２３３、１０２３４へ切り替えて出力され、セレクタ１０２１０〜１０２１３を介して演算器コア群１０１０〜１０１３に供給されるよう、デマルチプレクサ１０２３の動作とセレクタ１０２１０〜１０２１３の経路選択が設定される。
また、機能設定テーブル９００の設定内容に基づいて、セレクタ１０２２０〜１０２２３においては、各演算器コア群１０１０〜１０１３の累積演算入力に対して定数「０」が供給されるように設定される。なお、このフィルタ処理に対する機能設定では、演算器コア群１０１４〜１０１７、入力インタフェース部１０２、出力インタフェース部１０３の下半分の演算リソース及び機能設定部、すなわち、セレクタ１０２１４〜１０２１７、１０２２４〜１０２２７及びセレクタ１０３２４〜１０３２７等に対する設定には影響を与えず、別の入力系統の信号に対する別のフィルタ処理が行われる場合には、このフィルタ処理に対応した機能設定が別途行われる。このような動的な機能設定の動作については後述する。
ポリフェーズ型間引きフィルタにおいて、１／４の間引きフィルタ処理が行われる場合、入力インタフェース部１０２のデマルチプレクサ１０２３における４系統の出力１０２３１〜１０２３４の各々からは信号入力の１／４のレートで信号が出力され、これらの出力がセレクタ１０２１０〜１０２１３を介して演算器コア群１０１０〜１０１３に供給される。
そして、各演算器コア群１０１０〜１０１３の積和演算器コア１００（図１の（０，０）（１，０）（２，０）（３，０））では、入力インタフェース部１０２からの信号入力に対して８倍のオーバックロック比で積和演算処理が行われる。すなわち、もとの信号入力端子１１０１に入力される信号のレートに対しては４倍のオーバクロック比で積和演算処理が行われることになる。
また、積和演算器コア１００内のセレクタ１００６では、入力１００３３が選択されることにより、一つの積和演算器コア１００あたり８遅延タップ分の演算結果が蓄積され、８積和演算毎に一度、遅延レジスタ群１００３に保持された累積演算結果が後段の積和演算器コア１００へ出力される。各々の積和演算器コア１００におけるタップ係数メモリ１００４には、アドレス０〜７までの８タップ分のエリアにそれぞれ１２８タップ分のタップ係数の一部が書き込まれる。具体的には、積和演算器コア（ｉ，ｊ）におけるｋ番目のアドレスに書き込まれるタップ係数ｗｉ，ｊ，ｋは、１２８タップＦＩＲフィルタのタップ係数をｃ（ｍ）｛ｍ＝０，１，・・・・，１２７｝とすると、以下に示す式（２）で表される。
ｗｉ，ｊ，ｋ＝ｃ（９９−（ｉ＋ｊ×３２−ｋ×４））・・・・・（２）
機能設定制御部１０７から上記のように入力インタフェース部１０２、演算器コア群１０１０〜１０１３及び出力インタフェース部１０３の各部の機能設定を行った上で、フィルタ処理制御部１０８が行う制御内容について以下に説明する。
図１４〜図１９は、マルチモードＦＩＲフィルタ部１０の入力インタフェース部１０２、演算器コア群１０１０〜１０１３及び出力インタフェース部１０３の各部において、ポリフェーズ型１／４デシメーション１２８タップＦＩＲフィルタ信号処理を行う過程での動作内容を示した図である。これらの図では、一連の動作内容を図１４〜図１９に分割して示している。
これらの図では、積和演算器コア１００として、図１の演算器コア群１０１０〜１０１３を構成する積和演算器コア（０，３）、（１，３）、（２，３）、（３，３）において、信号入力端子１１０１から信号系列Ｓn が順次入力された場合の動作内容を示している。図１４〜図１９において、（ａ）は信号入力端子１１０１に入力される信号系列Ｓn の一例を示す図、（ｂ）は入力インタフェース部１０２のデマルチプレクサ１０２３における４系統の出力１０２３１〜１０２３４を示す図、（ｃ）は積和演算器コア（０，３）内の各部で処理される入出力信号の一例を示す図、（ｄ）は積和演算器コア（１，３）内の各部で処理される入出力信号の一例を示す図、（ｅ）は積和演算器コア（２，３）内の各部で処理される入出力信号の一例を示す図、（ｆ）は積和演算器コア（３，３）内の各部で処理される入出力信号の一例を示す図、（ｇ）は出力インタフェース部１０３の信号出力端子１１０３から出力される信号の一例を示す図である。
入力インタフェース部１０２の信号入力端子１１０１には、上記図１４、図１５（ａ）に示す信号系列Ｓn が順次入力され、デマルチプレクサ１０２３において１サンプル毎に同図（ｂ）に示す４系統の出力信号１０２３１、１０２３２、１０２３３、１０２３４が順次切り替えられて出力される。
各積和演算器コア（０，３）、（１，３）、（２，３）、（３，３）内のタップ係数メモリ１００４の読み出しアドレス（Add ）１００４１には、信号入力端子１２０１の８倍のレートでフィルタ処理制御部１０８から順次アドレス（例えば、同図（ｃ）の０，１，２，３，４，５，６，７）が供給されることにより、一サンプル分の信号入力に対して８タップ分のタップ係数（例えば、同図（ｃ）のｗ０，７，０、０，７，１、０，７，２、０，７，３、０，７，４、０，７，５、０，７，６、０，７，７）が読み出され、乗算器１００１において信号系列Ｓn と順次積算処理が行われ、その各積算結果がさらに加算器１００２において累積加算される。
加算器１００２へのもう一方の入力は、セレクタ１００５に入力される制御信号（Cont_Acc）１００５１に応じて選択され、８倍オーバクロック処理のうち１クロック分だけ前段の積和演算器コア１００における累積演算出力からの信号が入力され、それ以外のタイミングでは遅延レジスタ１００３からの出力１００３３がセレクタ１００６を介してフィードバックされる。ラッチ回路１００７では、８クロックに一度セレクタ１００６を介した遅延レジスタ１００３の出力１００３３がラッチされ、後段の積和演算器コア１００の累積演算入力へ供給される。
以上のような動作を各積和演算器コア１００及び演算器コア群１０１０〜１０１３において行うことにより、積和演算器コア１００毎に８タップ分、演算器コア群１０１０〜１０１３毎に３２タップ分、系全体としては１２８タップ分の積和演算処理が行われ、最終的に演算器コア群１０１３の累積演算出力から全体の積和演算結果が出力される。
出力インタフェース部１０３では、図５における個々のセレクタ１０３２０〜１０３２３、１０３３０、１０３３１、１０３４０、１０３５０が図１３に示した機能設定テーブル９００の設定に応じて経路選択され、演算器コア群１０１０〜１０１３の累積演算出力が加算器１０３１０、１０３１１、１０３１４、１０３１６、１０３１８により加算合成され、最終的に信号出力端子１１０３から、図１９（ｇ）に示す信号が出力される。
以上のような構成により、マルチモードＦＩＲフィルタ処理部１０によりポリフェーズ型でデシメーション率１／４の１２８タップＦＩＲフィルタ処理が行われる。なお、上記の例では各積和演算器コア当たり８タップ分の積和演算を行うこととしたが、必ずしもこれに限定されるものではなく、各積和演算器コアにおけるオーバクロック周波数がデバイス上で動作不可能な周波数であれば、オーバクロック比を４倍に設定した上で、積和演算器コア毎に４タップ分の積和演算を行う構成とし、演算器コア群１０１０〜１０１７までの３２個分の積和演算リソースを用いて同様の１２８タップＦＩＲフィルタ処理を行う構成としてもよい。
（３）ポリフェーズ型時分割多重化間引きフィルタ
ここでは、信号入力端子１１０１に入力される信号に対して、演算器コア群１０１０、１０１１を用いてポリフェーズ型でデシメーション率１／４で、積和演算器コア当たり８タップ分の積和演算を行う６４タップＦＩＲフィルタを構成し、信号出力端子１１０３へ出力する場合の設定と動作の例について説明する。デシメーション率１／４のポリフェーズ型ＦＩＲフィルタでは、通常信号入力を４系統に順次分岐して１系統あたり１／４の演算量のフィルタ処理を行うが、ここでは１系統で２系統分の積和演算処理を時間多重し、計２系統で４系等分のポリフェーズ型ＦＩＲフィルタ処理を行う場合の動作例を示す。
図２０は、本実施の形態１におけるマルチモードＦＩＲフィルタ構成においてポリフェーズ型時分割多重化間引きフィルタ機能を実現する場合の各部の機能を設定する為の機能設定テーブル１０００の一例を示した図である。
この機能設定テーブル１０００の設定内容に基づいて、入力インタフェース部１０２において、信号入力端子１１０１に入力された信号はデマルチプレクサ１０２３において１サンプル毎に順次出力１０２３１、１０２３２に切り替えて出力され、セレクタ１０２１０、１０２１１を介して演算器コア群１０１０、１０１１へ供給されるよう、デマルチプレクサ１０２３の動作とセレクタ１０２１０、１０２１１、１０２２０、１０２２１の経路選択が設定される。
また、機能設定テーブル１０００の設定内容に基づいて、セレクタ１０２２０、１０２２１においては、各演算器コア群１０１０、１０１１の累積演算入力に対して定数「０」が供給されるように設定される。なお、このフィルタ処理に対する機能設定では、演算器コア群１０１２〜１０１７、及び入力インタフェース部１０２と出力インタフェース部１０３で信号経路上にないセレクタやデマルチプレクサの機能設定部の設定は動作に影響を与えず、別の入力系統の信号に対する別のフィルタ処理が行われる場合には、このフィルタ処理に対応した機能設定が別途行われる。
ポリフェーズ型で１／４の間引きフィルタ処理が行われ、かつ経路の系統毎に２時分割多重処理される場合、デマルチプレクサ１０２３では、信号入力端子１１０１からの入力信号が順次２系統の出力１０２３１、１０２３２から元の信号入力の１／２のレートで信号が出力され、これらの出力がセレクタ１０２１０、１０２１１、１０２２０、１０２２１を介して演算器コア群１０１０、１０１１に供給される。
そして、各演算器コア群１０１０、１０１１の各積和演算器コア１００（図１の（０，０）（１，０））では、入力インタフェース部１０２からの信号入力に対して８倍のオーバックロック比で積和演算処理が行われる。すなわち、元の信号入力端子１１０１に入力された信号のレートに対しては４倍のオーバクロック比で積和演算処理が行われることになる。
また、積和演算器コア１００のセレクタ１００６では入力１００３３が選択されることにより、一つの積和演算器コア１００当たり８遅延タップ分の演算結果が得られ、８積和演算毎に一度、遅延レジスタ１００３に保持された累積演算結果が後段の積和演算器コア１００へ出力される。ここで、積和演算される８タップ分のデータのうち、前半４タップ分と後半４タップ分では信号入力が異なり、それぞれポリフェーズ型処理における別の系統の信号が時分割で供給され、それぞれの系統における積和演算結果が４タップ分ずつ交互に蓄積される。各々の積和演算器コア１００におけるタップ係数メモリ１００４には、アドレス０〜７までの８タップ分のエリアにそれぞれ６４タップ分のタップ係数の一部が書き込まれる。具体的には、積和演算器（ｉ，ｊ）におけるｋ番目のアドレスに書き込まれるタップ係数ｗｉ，ｊ，ｋは、６４タップＦＩＲフィルタのタップ係数をｃ（ｍ）｛０，１，・・・・，６３｝とすると、以下に示す式（３）で表される。
ｗｉ，ｊ，ｋ＝ｃ（４９−（ｉ＋ｊ×１６−（［ｋ／４］×４＋（ｋｍｏｄ４））））
・・・・・（３）
ここで、式（３）における[]は[]内における値を超えない最大の整数を表し、(k mod 4)はｋを4で除した時の剰余を表す。
機能設定制御部１０７から上記のように入力インタフェース部１０２、演算器コア群１０１０、１０１１及び出力インタフェース部１０３の各部の機能の設定を行った上で、フィルタ処理制御部１０８が行う制御内容について以下で説明する。
図２１〜図２４は、マルチモードＦＩＲフィルタ部１０の各部において、ポリフェーズ型でデシメーション率１／４で、かつ時分割処理により６４タップＦＩＲフィルタ信号処理を行う過程での動作内容を示した図である。これらの図では、一連の動作内容を図２１〜図２４に分割して示している。
これらの図では、積和演算器コア１００として、図１の演算器コア群１０１０、１０１１を構成する積和演算器コア（０，７）、（１，７）において、信号入力端子１１０１から信号系列Ｓn が順次入力された場合の動作内容を示している。図２１〜図２４において、（ａ）は入力インタフェース部１０２における処理される信号の一例を示す図、（ｂ）は積和演算器コア（０，７）内の各部で処理される入出力信号の一例を示す図、（ｃ）は積和演算器コア（１，７）内の各部で処理される入出力信号の一例を示す図、（ｄ）は出力インタフェース部１０３の加算器１０３１６、１０３１８から出力される信号の一例を示す図である。
入力インタフェース部１０２の信号入力端子１１０１には、上記図２１、図２２（ａ）に示す信号系列Ｓn が順次入力され、デマルチプレクサ１０２３において１サンプル毎に同図（ａ）に示す出力信号１０２３１、１０２３２が順次切り替えられて出力される。
各積和演算器コア（０，７）、（１，７）のタップ係数メモリ１００４の読み出しアドレス（Add ）１００４１には、信号入力端子１２０１に入力される信号の８倍のレートでフィルタ処理制御部１０８から順次アドレスが供給されることにより、一サンプル分の信号入力に対して４タップ分のタップ係数（例えば、同図（ｂ）のｗ０，７，０、０，７，１、０，７，２、０，７，３ ）が読み出され、乗算器１００１において信号系列Ｓn と順次積算処理が行われ、さらに加算器１００２において累積加算される。
加算器１００２へのもう一方の入力はセレクタ１００５に入力される制御信号（Cont_Acc）１００５１に応じて選択され、８倍オーバクロック処理のうち１クロック分だけ前段の積和演算器コアにおける累積演算出力からの信号が入力され、それ以外のタイミングでは遅延レジスタ１００３からの出力１００３３がセレクタ１００６を介してフィードバックされる。
ラッチ回路１００７では、４クロック毎に一度セレクタ１００６を介した遅延レジスタ１００３の出力１００３３がラッチされ、後段の積和演算器コアの累積演算入力へ供給される。以上のような動作を各積和演算器コア１００及び演算器コア群１０１０、１０１１において行うことにより、積和演算器コア１００毎に８タップ分、演算器コア群１０１０、１０１１毎に３２タップ分、系全体としては６４タップ分の積和演算処理が行われ、最終的に演算器コア群１０１１の累積演算出力から全体の積和演算結果が出力される。
出力インタフェース部１０３では、図５における個々のセレクタ１０３２０〜１０３２３、１０３３０、１０３３１、１０３４０が図２０に示した機能設定テーブル１０００設定に応じて経路選択され、演算器コア群１０１０〜１０１１の累積演算出力が加算器１０３１１０より加算合成され、さらに加算器１０３１８により時分割的に積和演算処理されていた２系統分の積和演算結果の累積加算処理が行われ、最終的に信号出力端子１１０３から図２４（ｄ）に示す出力信号が出力される。
以上のような構成により、マルチモードＦＩＲフィルタ処理部１０によりポリフェーズ型でデシメーション率１／４のＦＩＲフィルタ処理を２系統の演算器群により時分割処理することにより６４タップＦＩＲフィルタ処理が行われる。
次に、上記のようにして機能変更により複数の種類の異なる処理型のフィルタ処理が可能なマルチモードＦＩＲフィルタ処理部１０において、通信モードが選択されフィルタ処理の要求仕様が指定された場合に、リソース割り当て制御を行う場合の動作例について以下に説明する。
マルチモード動作制御部１０４は、マルチモード無線通信装置における通信モードの選択が所定の判断条件に基づいて行われ、選択された通信モードに対応した通信モード制御信号が入力されると、その通信モード制御信号をリソース割当制御部１０５に出力し、リソース割当制御部１０５では通信モード制御信号に基づいて、対応すべき通信規格に要求される所定のフィルタ仕様に関する情報が読み出される。
図２５は、マルチモード無線通信装置が対応する無線通信規格の一例と、それぞれの規格に対応した通信処理を行う場合に要求されるフィルタ処理の要求仕様と、それぞれに対応した設定内容の一例と対応付けたリスト２０００を示している。なお、この例では、マルチモードＦＩＲフィルタ処理部の最大積和演算処理周波数が８０ＭＨｚである場合を前提とした例を示している。例えば、ＵＭＴＳ（Universal Mobile Telecommunications System）規格に対応するには、４７タップ長のフィルタが要求され、入力信号、出力信号ともに１５．３６ＭＨｚのレートで入出力され、間引き率１／１で直列型によりフィルタが構成できることを示している。
また、このフィルタ処理を行うためには２通りの設定例があることを示している。一つ目の設定例では、演算器コア群３つ分のリソースを用い、一つの積和演算器コア当たり４タップ分の積和演算を元の入力信号レートの４倍に相当する６１．４４ＭＨｚで処理する。二つ目の設定例では、演算器コア群６つ分のリソースを用い、一つの演算器コア当たり２タップ分の積和演算を元の入力信号の２倍に相当する３０．７２ＭＨｚで処理する。このように、一つの通信規格に対応する場合に、演算リソースの使用量や処理周波数の上限までの範囲内で複数の種類のフィルタ設定候補がリストアップされるものがある。
図２６は、リソース割当制御部１０５の構成と処理および制御の流れを示した図である。フィルタ設定候補記憶部１０５１では、図２５に示したようなリスト２０００には通信規格に応じたフィルタ設定例に関する情報が予め記憶されており、選択された通信モードへの切り替え要求を示す通信モード制御信号に基づいて、それに対応したフィルタ処理の設定例の候補リストが読み出されてリソース割当決定部１０５２に出力される。
リソース使用状況記憶部１０５３では、マルチモードＦＩＲフィルタ処理部１０における演算器コア群の使用状況が記憶される。リソース使用状況記憶部１０５３は、リソース割当決定部１０５２において決定されたリソース割当結果に基づいてマルチモードＦＩＲフィルタ処理部１０における演算器リソースの使用状況を更新するとともに、その情報をリソース割当決定部１０５２へ提供する。なお、リソース使用状況記憶部１０５３では、フィルタ処理制御部１０８から機能設定レジスタ１０６を介して供給されるフィルタ処理完了情報に基づいて、使用状態としていた演算器リソースを空き状態へ更新する処理も行われる。
図２７は、リソース割当決定部１０５２において候補の中からリソース割当可能なフィルタ設定を選択する際のフローチャートであり、以下、その手順について説明する。
まず、リソース割当決定部１０５２は、通信モード制御信号の入力の検知によりリソース割当要求が検出されると（ステップＳ１１：ＹＥＳ）、選択された通信モードに対応したフィルタ設定の候補がフィルタ設定候補記憶部１０５１から読み出される（ステップＳ１２）。ここで、フィルタ設定候補記憶部１０５１に記憶された上記図２５のリスト２０００のようにフィルタ設定の候補が複数ある場合には、所要演算器コア群の数が多い設定候補から順に読み出される。
次いで、リソース割当決定部１０５２では、読み出された設定候補で必要とする演算器コア群の数、すなわち必要リソース量が、リソース利用状況記憶部１０５３から供給されるリソース使用状況から得られる使用されていない演算器コア群の数、すなわち空きリソースの数との比較が行われる（ステップＳ１３）。リソース割当決定部１０５２は、必要とするリソース量が空きリソース量と等しいか少ないと判断した場合には（ステップＳ１３：ＹＥＳ）、（ステップＳ１４）に移行し、上記フィルタ設定候補を選択することに決定し、リソース割当の決定情報を機能変更制御部１０５５とリソース使用状況記憶部１０５３に出力する。
また、リソース割当決定部１０５２は、上記リソースの比較において必要リソースが空きリソースよりも大きいと判断した場合には（ステップＳ１３：ＮＯ）、（ステップＳ１５）へ移行し、フィルタ設定候補記憶部１０５１に残りのフィルタ設定候補が存在するか否かを判定し、残りの候補がある場合には（ステップＳ１５：ＹＥＳ）、（ステップＳ１２）へ移行する。
リソース割当決定部１０５２は、残りの設定候補がないと判断した場合には（ステップＳ１５：ＮＯ）、（ステップＳ１６）へ移行し、リソース使用状況記憶部１０５３から供給されるリソース使用状況に変化が生じるまで待機状態となる。前記リソース使用状況に変化が生じた場合には（ステップＳ１６：ＹＥＳ）、（ステップＳ１２）へ移行する。
以上のようにしてリソース割当決定部１０５２により決定されたリソース割当に基づいて、機能変更制御部１０５５においてマルチモードＦＩＲフィルタ処理部１０における各部の機能設定変更のための機能制御情報が出力される。具体的には、図６に示したような機能設定テーブル６００を構成する機能設定レジスタ１０６における各設定レジスタに、機能変更制御部１０５５により選択されたフィルタ設定を実現するために必要な値が書き込まれるとともに、フィルタ処理制御部１０８における動作制御内容についての設定内容も合わせて機能設定レジスタ１０６に書き込まれる。
ここでは、リソース割当制御の一例として、マルチモードＦＩＲフィルタ処理部１０において既にＩＥＥＥ８０２．１１ａ対応の通信モードでＦＩＲフィルタ処理が行われていて、新たにこれに加えてＵＭＴＳに対応した通信モードでＦＩＲフィルタ処理を行う場合の動作例について以下に説明する。ＩＥＥＥ８０２．１１ａ向けのＦＩＲフィルタ処理は図２５に示すように、４つの演算器コア群が必要となる。ここではＩＥＥＥ８０２．１１ａに対応した受信信号は、図１の信号入力端子１１０２から入力され、入力インタフェース部１０２を介して演算器コア群１０１４〜１０１７へ供給され、所定の積和演算処理が施され、出力インタフェース部１０３を介して信号出力端子１１０４から出力されているものとする。
リソース割当制御部１０５のフィルタ設定候補記憶部１０５１では、ＵＭＴＳ規格に対応したフィルタ処理の設定候補として、図２５のリスト２０００におけるＵＭＴＳの行に示した二通りの候補が記憶されている。すなわち、演算器コア群を６つ用いて各積和演算器コアを３０．７２ＭＨｚの動作クロックで処理する設定（以下、候補Ａという）と、演算器コア群を３つ用いて６１．４４ＭＨｚの動作クロックで処理する設定（以下、候補Ｂという）の二通りである。
リソース割当決定部１０５２は、リソース割当の要求を意味する通信モード制御信号が入力されると（ステップＳ１１：ＹＥＳ）、（ステップＳ１２）の動作モード候補読み出し処理により、まず一つ目のフィルタ設定情報の候補として、所要演算器コア群数が多い候補Ａの設定情報を読み込む。また、リソース割当決定部１０５２には、リソース使用状況記憶部１０５３からリソース使用状況として、現在、ＩＥＥＥ８０２．１１ａ対応のフィルタ処理用に４つの演算器コア群（１０１３〜１０１７）が使用中、すなわち空いている演算器コア群の数が４であるという情報が入力される。
この場合、（ステップＳ１３）のリソース量比較処理において、必要リソース量が空きリソース量を超えているため（ステップＳ１３：ＮＯ）、（ステップＳ１５）へ移行し、残りのフィルタ設定候補（候補Ｂ）が存在するため（ステップＳ１５：ＹＥＳ）、再び（ステップＳ１２）へ移行する。（ステップＳ１２）では、候補Ｂのフィルタ設定情報が改めてフィルタ設定候補記憶部１０５１からリソース割当決定部１０５２を介して読み出される。この場合、必要とする演算器コア群の数は３であり、（ステップＳ１３）において空きリソース数以下の条件を満たすため（ステップＳ１３：ＹＥＳ）、（ステップＳ１４）へ移行し、候補Ｂのフィルタ設定が選択され、リソース割当決定情報として機能変更制御部１０５５へ出力される。機能変更制御部１０５５では、決定されたリソース割当決定情報に基づいて、設定パラメータ記憶部１０５４に記憶された図２８に示すような機能設定テーブル２１００から設定情報が読み出されて、機能設定レジスタ１０６へ書き込まれる。
次に、上記の例において仮に既に使用中であるフィルタ処理の設定が、上記ＩＥＥＥ８０２．１１ａ規格に対応したフィルタ処理の代わりに、ＩＥＥＥ８０２．１５．１規格に対応したフィルタ処理が行われている場合の動作例について以下に説明する。
具体的には、図２５のリスト２０００において候補Ｂで示した演算器コア群を６つ使用するフィルタ設定で動作している場合の動作例について以下に説明する。
この場合、ＩＥＥＥ８０２．１５．１規格対応のフィルタ処理のために、既に６つの演算器コア群（１０１２〜１０１７）が使用されており、ＵＭＴＳ規格向けのフィルタ設定候補のいずれの場合においても、空いている演算器コア群の数が必要とする演算器コア群の数に満たないため、演算器コア群のリソースを割り当ててフィルタ処理を行うことができない。このような場合に、リソース割当決定部１０５２では、図２７に示したフローチャートにおける（ステップＳ１６）に移行し、リソース使用状況記憶部１０５３によるリソース使用状況に変化が生じたか否かの検出が行われ、リソース使用状況に変化が生じた場合に（ステップＳ１６：ＹＥＳ）、改めて（ステップ１２）へ移行し、リソース割当の判断が行われる。
以上の構成及び動作によれば、マルチモード無線通信装置における通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変更を行い、かつ所定の動作制御を行うようにした。このため、限られた積和演算リソースの演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なるＦＩＲフィルタ処理に対応可能となり、かつ複数のフィルタ処理を同時並列的に行うことが可能となる。その結果、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。
なお、本実施の形態１で例示したマルチモードＦＩＲフィルタ処理部１０の構成では、積和演算器コア当たりで処理可能な積和演算処理数を最大８とし、演算器コア群あたり積和演算器コアを４つ直列接続し、演算器コア群を８つ設ける構成とし、さらに信号入力端子の数を２つとし、一信号入力端子当たりにデマルチプレクサで分岐する数を４としている。しかし、本発明は、これら構成の数に限定されるものでなく、マルチモード無線通信装置において要求されるフィルタ処理性能の要求仕様に応じてスケーラブルに設計変更可能なものである。
また、個々の積和演算器コア１００に信号入力端子１２０１と信号出力端子１２０３を設ける構成としたが、必ずしもこの構成に限定されることはなく、マルチモードＦＩＲフィルタ処理部１０における同一の演算器コア群に含まれる個々の積和演算器コアに対して共通の信号入力が各積和演算器コアに供給される構成とすれば、各積和演算器コアにおける信号出力は不要であることは言うまでも無い。
また、図２５に示した各無線通信規格に応じて要求されるフィルタの仕様はあくまでも一例であり、無線通信装置内における他の設計仕様も含めたシステム設計によっては、これらの仕様値が変更されてもよいことは言うまでもない。この場合、マルチモードＦＩＲフィルタ処理部に要求される仕様とそれに対応した設定例の候補リストが、予めマルチモード動作制御部１０４内のフィルタ設定候補記憶部１０５１に記憶しておけばよい。
また、個々の積和演算器コアにおける処理周波数は、図２５で例示した周波数に限定されることはなく、最大積和演算処理周波数（本実施の形態１の場合は８０ＭＨｚと仮定）までの間であれば、より高速な周波数を用いて処理する構成としてもよい。この場合、信号入力と積和演算器コアにおける演算との間は非同期な処理になるため、信号入力の前段や信号出力の後段に、一般的に用いられるＦＩＦＯ（First-In First-Out）バッファ等を設け、タイミングとデータ量の調整を行う構成としてもよい。
（実施の形態２）
本実施の形態２では、ＣＩＣ（Cascaded Integrator Comb）フィルタの構成要素である積分器、差分器と間引き処理部を複数配置し、各構成要素間の入出力接続関係を切り替えるインタフェースを設け、これら個々の構成要素における動作機能の設定と入出力インタフェースの接続設定を切り替えることにより、要求されるフィルタ特性に応じて、各構成要素のリソースを動的に変更し、複数のフィルタ処理の同時動作を行う場合の構成および動作例を説明する。
図２９は、本実施の形態２の説明に用いるマルチモードＣＩＣフィルタ処理部２０の構成を示すブロック図である。マルチモードＣＩＣフィルタ処理部２０は、２系統の信号入力端子２１０１、２１０２を有し、それぞれ独立した通信系統の信号が入力される。また、２系統の信号出力端子２１０３、２１０４を有し、信号入力端子２１０１、２１０２に対するフィルタ処理後の出力信号が出力される。また、マルチモードＣＩＣフィルタ処理部２０は、複数の積分器２０１が縦続接続されて構成される積分器群を４系統有し、複数の差分器２０２が従属接続されて構成される差分器群を４系統有し、４系統の間引き処理部２０３を有する。また、それぞれ４系統の積分器群と間引き処理部２０３の間の接続はインタフェース部２０６を介し、差分器群と間引き処理部２０３の間の接続はインタフェース部２０７を介する構成となっている。また、信号入力端子２１０１、２１０２と４系統の積分器群の間の接続は入力インタフェース部２０４を介し、信号出力端子２１０３、２１０４と４系統の差分器群の間の接続は出力インタフェース部２０５を介する構成となっている。
積分器２０１は、入力信号を累積加算することにより積分処理を行った結果を出力するものであり、例えば、図３０に示すように構成される。図３０において、加算器２０１１は２系統の入力信号の加算結果を出力するものであり、遅延タップ２０１２は、入力信号を１クロックサイクル分保持し遅延させて出力するものである。加算器２０１１は、積分器２０１の入力端子２０１３と遅延タップ２０１２の出力とを入力とし、遅延タップ２０１２の出力が積分器２０１の出力端子２０１４から出力される。
差分器２０２は、入力信号から前記入力信号を所定の時間遅延させた信号を減算した結果を出力するものであり、例えば、図３２に示すように構成される。図３２において、遅延タップ２０２１は、差分器２０２の信号入力端子２０２３に入力される入力信号を所定のクロックサイクル分保持し遅延させて出力するものであり、減算器２０２２は、前記入力信号から遅延タップ２０２１の出力信号の減算処理を行い、減算結果を差分器２０２の出力を出力端子２０２４から出力する。遅延タップ２０２１において遅延させる時間長は、後述の機能設定制御部１０７から供給される。
間引き処理部２０３は、入力信号に対して所定の比率で間引き処理を行い一部の信号のみを出力するものであり、所定の間引き比率については、後述の機能設定制御部１０７から供給される値によって設定される。
なお、図２９では、複数配置された積分器２０１と差分器２０２の位置に応じて（ｉ,ｊ）という番号を付し、また間引き処理部２０３にも位置に応じて（ｉ）という番号を付している。ｉはｉ番目の処理系統の配置であることを示しており、積分器２０１と差分器２０２におけるｊはｊ番目に縦続に配置されたものであることを示している。
入力インタフェース部２０４は、２系統の信号入力端子２１０１、２１０２の入力（Input #0,Input #1 ）と、インタフェース部２０６及び出力インタフェース部２０５からのフィードバック接続を入力とし、後述の機能設定制御部１０７から入力される機能変更制御信号に応じて４系統の積分器群との間の接続を切り替えるものである。具体的な構成例については、図３３を用いて後述する。
出力インタフェース部２０５は、４系統の差分器群から出力される信号を、フィードバック出力として入力インタフェース部２０４に出力するとともに、後述の機能設定制御部１０７から供給される機能変更制御信号に応じて４系統の差分器群の出力信号から所定の出力信号を選択して信号出力端子２１０３、２１０４から出力するものである。具体的な構成例については、図３４を用いて後述する。
インタフェース部２０６は、４系統の積分器群から出力される信号を、フィードバック出力として入力インタフェース部２０４に出力するとともに、それぞれの出力信号を４系統の間引き処理部２０３へ出力するものである。具体的な構成例については、図３５を用いて後述する。なお、インタフェース部２０６は、第１のインタフェース部として機能する。
インタフェース部２０７は、４系統の間引き処理部２０３から出力される信号と出力インタフェース部２０５から出力される４系統のフィードバック出力を入力として、後述の機能設定制御部１０７から供給される機能変更制御信号に応じて、後段の４系統の差分器群へ接続する信号を選択して接続するものである。具体的な構成例については、図３６を用いて後述する。なお、インタフェース部２０７は、第２のインタフェース部として機能する。
図３３は、入力インタフェース部２０４の構成例を示す図である。図３３において、セレクタ２０４１〜２０４４は、機能設定制御部１０７からそれぞれ独立に供給される機能変更制御信号に応じて複数の入力信号から一つを選択して各々の系統の積分器群へ出力するものである。セレクタ２０４１では、信号入力端子２１０１を入力の一つとし、セレクタ２０４４では、信号入力端子２１０２を入力の一つとする。また、それぞれのセレクタ２０４１〜２０４４には、フィードバック入力端子２０４５を介して、隣接する処理系統における積分器２０１の出力と、差分器２０２の出力も入力されるように接続されている。
図３４は、出力インタフェース部２０５の構成例を示す図である。図３４において、セレクタ２０５１、２０５２は、機能設定制御部１０７からそれぞれ独立に供給される機能変更制御信号に応じて、複数の差分器群から入力される入力信号から一つを選択して、それぞれ信号出力端子２１０３、２１０４へ出力するものである。また、出力インタフェース部２０５は、フィードバック出力端子２０５３を有し、複数の差分器群からの入力信号をフィードバック出力端子２０５３から入力インタフェース部２０４とインタフェース部２０７に出力する。
図３５は、インタフェース部２０６の構成例を示す図である。図３５において、４系統の積分器群から出力された信号は、それぞれの系統の間引き処理部２０３へ出力されると共に、フィードバック出力端子２０７１として分岐して入力インタフェース部２０４に出力される。
図３６は、インタフェース部２０７の構成例を示す図である。図３６において、セレクタ２０７１〜２０７４は、機能設定制御部１０７からそれぞれ独立に供給される機能変更制御信号に応じて複数の間引き処理部２０３から入力される入力信号から一つを選択して、それぞれの系統の差分器群へ出力するものである。セレクタ２０７１および２０７４では、４系統の間引き処理部２０３の各々の出力が入力されるとともに、フィードバック入力端子２０７５を介して隣接する系統における差分器群の出力が接続される。セレクタ２０７２と２０７３では、図中のそれぞれの段に位置する間引き処理部２０３の出力が入力されるとともに、隣接する系統の差分器２０２の出力がフィードバック入力端子２０７５を介して入力される。
なお、図２９で示したマルチモードＣＩＣフィルタ処理部２０に対しては、上記実施の形態１におけるマルチモードＦＩＲフィルタ処理部１０の場合と同様に、図２で示した制御部１１により各構成要素の機能設定と動作制御が行われるものとするが、それぞれの構成要素においては、マルチモードＣＩＣフィルタ処理部２０に対応した機能設定や動作制御をするような変更がなされる。例えば、リソース割当制御部１０５では、通信モード制御信号に基づいて、所望のフィルタ仕様を実現するために必要なＣＩＣフィルタ演算リソースに関する要求情報と、マルチモードＣＩＣフィルタ処理部２０における演算リソースの空き状況に基づいて各々の演算リソースの割り当てを決定し、決定されたリソース割り当てとそれに伴う機能変更情報を出力するように設定される。
また、機能設定レジスタ１０６における機能変更情報を保持するレジスタでは、マルチモードＣＩＣフィルタ処理部２０における各設定部に対応したレジスタが用意されており、リソース割当制御部１０５から出力される機能変更情報が所定のレジスタ位置に書き込まれると共に、必要に応じて読み出されて機能設定制御部１０７に出力される。
また、機能設定制御部１０７では、機能設定レジスタ１０６に保持されている機能変更情報を必要に応じて読み出し、マルチモードＣＩＣフィルタ処理部２０における積分器２０１、差分器２０２、間引き処理部２０３、各インタフェース部２０４、２０５、２０６、２０７に対する機能変更制御を行うように設定される。さらに、フィルタ処理制御部１０８では、マルチモードＣＩＣフィルタ処理部２０におけるフィルタ処理動作のための制御を行うように構成される。
図３７は、本実施の形態２における制御部１１の機能設定レジスタ１０６において機能設定書き込みおよび読み出しされる各構成部と設定値のリスト３０００である。例えば、図３６に示したインタフェース部２０７における各セレクタ２０７１〜２０７４の設定レジスタが設けられており、設定値は０からの昇順に従って、図中の上側からの順で入力が選択されるものとする。また、４つの系統に分けられた各差分器群では、遅延クロック数が可変な構成になっており、遅延クロック数をそれぞれ整数値Ｍｘで設定する。機能設定制御部１０７では、図３７に例示したリスト３０００に基づいて機能設定レジスタ１０６に書き込まれた各部設定値が読み出され、機能制御および動作制御が行われる。
以上のように構成されたマルチモードＣＩＣフィルタ処理部２０において、複数の仕様のＣＩＣフィルタを構成する動作の一例について以下に説明する。ここでは、信号入力端子２１０１に入力された信号に対し、図２９における上から３段分の演算器群のリソースを用いて第１のＣＩＣフィルタ特性をもつ処理を行って信号出力端子２１０３へ出力し、もう一方で信号入力端子２１０２に入力された信号に対し、図２９における下から１段分の演算器群のリソースを用いて第２のＣＩＣフィルタ特性をもつ処理を行って信号出力端子２１０４へ出力する場合を仮定する。
一般に、ＣＩＣフィルタでは、積分器および差分器を縦続接続する段数Ｎ、間引き処理部における間引き比率Ｒ、差分器における遅延クロック数Ｍの値に応じて、以下に示す式（４）で表されるような周波数応答特性を実現できることが知られている。
Ｈ（Ｚ）＝（１−Ｚ−ＲＭ）Ｎ／（１−Ｚ−１）Ｎ・・・・（４）
マルチモードＣＩＣフィルタ処理部２０における各部の設定を図３８に示すリスト３１００のように設定することにより、第１のフィルタは式（４）における各値が、Ｎ＝６、Ｒ＝８、Ｍ＝１の設定となり、第２のフィルタはＮ＝２、Ｒ＝２、Ｍ＝２の設定となる。
図３９は、各ＣＩＣフィルタ設定の周波数応答特性を示した図である。ここでは、双方のサンプリング周波数が同一の場合を仮定して図示している。それぞれ、異なるリソースを用いて別々のフィルタ特性を実現していることが確認できる。
また、上記のようにして機能変更により複数の異なる周波数応答特性をもつフィルタ処理が可能なマルチモードＣＩＣフィルタ処理部２０において、通信モードが選択されフィルタ処理の要求仕様が指定された場合に、積分器群や差分器群のリソースの割当て制御を行う制御内容については、実施の形態１の図２５〜図２７を用いて説明した内容に基づいてマルチモードＣＩＣフィルタ処理部用に適用することが可能である。
以上の構成及び動作によれば、マルチモード無線通信装置における通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変更を行い、かつ所定の動作制御を行うようにしたので、限られた積和演算リソースの演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なるＣＩＣフィルタ処理に対応可能とし、かつ複数のＣＩＣフィルタ処理を同時並列的に行うことが可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。
なお、本発明では間引きによりサンプリングレートをダウンコンバートする間引きＣＩＣフィルタ処理に限定されるものではなく、例えば、積分器と差分器の配置を入れ替え、間引き処理部の代わりに補間処理部を設けることにより、送信信号処理等に用いられる補間処理ＣＩＣフィルタ処理にも適用可能であることは当業者には明らかである。
また、上記実施の形態１におけるマルチモードＦＩＲフィルタ処理部の場合と同様に、各々の積分器、差分器の個数や系統数については本実施の形態２で例示した個数に限定されるものではなく、スケーラブルに変更可能である。
（実施の形態３）
本実施の形態３では、上記実施の形態１で説明したマルチモードＦＩＲフィルタ処理部と上記実施の形態２で説明したマルチモードＣＩＣフィルタ処理部をともに実装することにより、機能や性能をより柔軟に変更可能なマルチモード受信フィルタ処理部を構成する場合の構成と動作について説明する。
図４０は、本実施の形態３の説明に用いるマルチモード受信フィルタ処理部３０の構成を示す図である。マルチモード受信フィルタ処理部３０は、実施の形態１、２と同様に、２系統の信号入力端子１１０１、１１０２を有し、それぞれ独立した通信系統の信号が入力され、また２系統の信号出力端子１１０３、１１０４を有し、信号入力端子１０１１、１０１２に対するフィルタ処理後の出力信号が出力される。また、マルチモード受信フィルタ処理部３０は、実施の形態１で説明したマルチモードＦＩＲフィルタ処理部１０と、実施の形態２で説明したマルチモードＣＩＣフィルタ処理部２０を有する。複数の信号入力、複数の信号出力、マルチモードＦＩＲフィルタ処理部１０、マルチモードＣＩＣフィルタ処理部２０の間は、入力インタフェース部３１、出力インタフェース部３２、セレクタ３３により接続される。
入力インタフェース部３１は、複数の信号入力端子１１０１、１１０２の各々を、制御部１１における機能設定制御部１０７から入力される機能変更制御信号に基づいてマルチモードＣＩＣフィルタ処理部２０もしくはセレクタ３３のうちいずれかに接続する。
出力インタフェース部３２は、マルチモードＣＩＣフィルタ処理部２０の出力とマルチモードＦＩＲフィルタ処理部１０の出力を入力とし、制御部１１内の機能変更制御部１０７から入力される機能変更制御信号に基づいて信号出力端子１１０３、１１０４が選択される。
セレクタ３３は、マルチモードＣＩＣフィルタ処理部２０からの出力と入力インタフェース部３１からの出力のうち、制御部１１内の機能設定制御部１０７から入力される機能変更制御信号に基づいてマルチモードＦＩＲフィルタ処理部１０に出力する信号が選択される。
制御部１１は、基本的には上記実施の形態１の図２で説明したものと同様の構成であるが、リソース割当制御部１０５では、通信モード制御信号に基づいて、所望のフィルタ仕様を実現するために必要なＦＩＲフィルタ演算リソースとＣＩＣフィルタ演算リソースに関する要求情報と、マルチモードＦＩＲフィルタ処理部１０とマルチモードＣＩＣフィルタ処理部２０における演算リソースの空き状況に基づいて各々の演算リソースの割り当てを決定し、決定されたリソース割り当てとそれに伴う機能変更情報を出力するように設定される。
また、機能設定レジスタ１０６における機能変更情報を保持するレジスタでは、マルチモードＦＩＲフィルタ処理部１０とマルチモードＣＩＣフィルタ処理部２０の双方における各設定部に対応したレジスタが用意されており、リソース割当制御部１０５から出力される機能変更情報が所定のレジスタ位置に書き込まれると共に、必要に応じて読み出され出力される。
また、機能設定制御部１０７では、機能設定レジスタ１０６に保持されている機能変更情報を必要に応じて読み出し、マルチモードＦＩＲフィルタ処理部１０における個々の積和演算器コア１００、入力インタフェース部１０２、出力インタフェース部１０３におけるタップ係数、接続切り替え用セレクタ、デマルチプレクサに対する機能変更制御と、マルチモードＣＩＣフィルタ処理部２０における積分器２０１、差分器２０２、間引き処理部２０３、各インタフェース部２０４〜２０７に対する機能変更制御を行うように設定される。
さらに、フィルタ処理制御部１０８では、マルチモードＦＩＲフィルタ処理部１０とマルチモードＣＩＣフィルタ処理部２０の双方におけるフィルタ処理動作のための制御を行うこととする。
以上の構成及び動作によれば、マルチモード無線通信装置における通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変更を行い、かつ所定の動作制御を行うようにしたので、限られた積和演算リソースの演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なるフィルタ処理に対応可能とし、かつ複数のフィルタ処理を同時並列的に行うことが可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。特に、本実施の形態３では、各通信モードの要求仕様に応じて、ＦＩＲ型とＣＩＣ型のいずれかのフィルタ処理を選択することも可能であり、さらには双方の縦続接続によるより高度な周波数応答特性を実現することが可能となる。
なお、実施の形態１〜３では、入力信号および出力信号がスカラーデータである場合を前提として説明したが、本発明はこれに限定されるものではなく、例えば、マルチモードＦＩＲフィルタ処理部１０やマルチモードＣＩＣフィルタ処理部２０における個々の信号線や構成要素をベクトル要素毎に用意する構成とすれば、入力が直交ＩＱ信号のようなベクトルデータに対しても対応可能となる。但し、マルチモードＦＩＲフィルタ処理部１０の積和演算器コア１００におけるタップ係数メモリ１００４は、Ｉ信号とＱ信号とで共有するように構成してもよい。
また、マルチモードＦＩＲフィルタ処理部１０では、一系統の信号入力に対し、ベクトルデータを時分割多重で交互に挿入して入力することにより、それぞれのベクトル要素のフィルタ処理を時分割に行うことも可能である。但し、この場合には、各積和演算器コア１００において処理可能なサンプル数はベクトル要素数分が増えた分だけ、減ることになる。例えば、Ｉ、Ｑの２つのベクトル要素に時分割多重で対応する場合、図３で示した積和演算器コア１００あたりに演算できるタップ演算は４サンプル分になる。
また、マルチモードＣＩＣフィルタ処理部２０では、積分器２０１の構成を図３１に示すような構成に変えることにより、ベクトルデータを時分割多重で交互に挿入して入力して時分割でフィルタ処理することが可能となる。ここで、図３１の積分器２０８の構成において、図３０で示した積分器２０１の構成と異なるのは、遅延タップ２０１２の出力をフィードバックする系にさらに遅延タップ２０３１を設け、遅延タップ２０３１を介したフィードバックと介さないフィードバックのうち一方を選択するセレクタ２０８２を設けた点である。
以上のベクトルデータの時分割多重での処理に際しては、マルチモードＦＩＲフィルタ処理部１０、マルチモードＣＩＣフィルタ処理部２０、マルチモード受信フィルタ処理部３０等の入出力の外側で時分割多重して入出力してもよいし、それぞれの信号入出力端子をベクトル要素毎に個別に設けた上で、各々の構成の内部の入出力インタフェース部において時分割多重するように構成してもよい。
なお、上記実施の形態３では、マルチモードＦＩＲフィルタ処理部とマルチモードＣＩＣフィルタ処理部を組み合わせて、受信フィルタ処理部を構成する場合の実施の形態について開示したが、本発明は必ずしも受信フィルタ処理に限定されるものではなく、例えば、送信フィルタ処理に適用することも可能であり、そのための変更点については当業者には自明である。
本発明に係るデジタルフィルタは、積和演算用の演算リソースを動的に割り当てながら複数の無線通信規格用のフィルタ処理を同時並列的に行う、という効果を有し、例えば、いわゆるマルチモード無線通信装置において複数の異なる無線通信規格に対応し、かつ同時並列的に通信を行う場合に適用して好適である。また、本発明は必ずしも無線通信分野に限定されるものではなく、有線通信分野において一台の通信装置が複数の通信規格に対応して同時並列的に通信を行う場合の用途にも適用可能である。
本発明の実施の形態１に係るマルチモードＦＩＲフィルタ処理部の構成を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部を制御する制御部の構成を示す図 本実施の形態１に係る積和演算器の構成を示す図 本実施の形態１に係る入力インタフェース部の構成を示す図 本実施の形態１に係る出力インタフェース部の構成を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部の機能を設定する機能設定テーブルの一例を示す図 本実施の形態１に係る入力インタフェース部におけるデマルチプレクサの動作例の一部を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部の機能を直列接続型フィルタに設定する際の機能設定テーブルの一例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部における直列接続型フィルタとしての動作例の一部を示す図 本実施の形態１に係る図９に続く動作例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部における直列接続型フィルタとしての動作例の一部を示す図 本実施の形態１に係る図１１に続く動作例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部の機能をポリフェーズ型間引きフィルタに設定する際の機能設定テーブルの一例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部におけるポリフェーズ型間引きフィルタとしての動作例の一部を示す図 本実施の形態１に係る図１４に続く動作例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部におけるポリフェーズ型間引きフィルタとしての動作例の一部を示す図 本実施の形態１に係る図１６に続く動作例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部におけるポリフェーズ型間引きフィルタとしての動作例の一部を示す図 本実施の形態１に係る図１８に続く動作例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部の機能をポリフェーズ型時分割多重化間引きフィルタに設定する際の機能設定テーブルの一例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部におけるポリフェーズ型時分割多重化間引きフィルタとしての動作例の一部を示す図 本実施の形態１に係る図２１に続く動作例を示す図 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部におけるポリフェーズ型時分割多重化間引きフィルタとしての動作例の一部を示す図 本実施の形態１に係る図２３に続く動作例を示す図 本実施の形態１に係る無線通信規格に応じたフィルタ設定候補リストの一例を示す図 本実施の形態１に係るリソース割り当て制御部の構成を示す図 本実施の形態１に係る図２６のリソース割当決定部の処理手順を示すフローチャート 本実施の形態１に係るマルチモードＦＩＲフィルタ処理部の機能を設定する他の機能設定テーブルの一例を示す図 本発明の実施の形態２に係るマルチモードＣＩＣフィルタ処理部の構成を示す図 本実施の形態２に係る積分器の構成を示す図 本実施の形態２に係る積分器の他の構成を示す図 本実施の形態２に係る差分器の構成を示す図 本実施の形態２に係る入力インタフェース部の構成を示す図 本実施の形態２に係る出力インタフェース部の構成を示す図 本実施の形態２に係るインタフェース部の構成を示す図 本実施の形態２に係るインタフェース部の構成を示す図 本実施の形態２に係る制御部の機能設定レジスタにおいて機能設定書き込みおよび読み出しされる各構成部と設定値のリストの一例を示す図 本実施の形態２に係るマルチモードＣＩＣフィルタ処理部における各部の設定を示すリストの一例を示す図 本実施の形態２に係るマルチモードＣＩＣフィルタ処理部により構成したＣＩＣフィルタの周波数応答特性の一例を示す図 本発明の実施の形態３に係るマルチモード受信フィルタ処理部の構成を示す図 従来のマルチモード無線通信装置の構成例を示す図 従来のマルチモード無線通信装置の構成例を示す図
符号の説明
１０ マルチモードＦＩＲフィルタ処理部
１００ 積和演算器コア
１０２ 入力インタフェース部
１０３ 出力インタフェース部
１０４ マルチモード動作制御部
１０５ リソース割当制御部
１０６ 機能設定レジスタ
１０７ 機能設定制御部
１０８ フィルタ処理制御部
１００１ 乗算器
１００２ 加算器
１００３ 遅延レジスタ群
１００４ タップ係数メモリ
１００５、１００６ セレクタ
１００７ ラッチ回路
１０１０〜１０１７ 演算器コア群

Claims (7)

  1. 機能変更制御信号に応じて積和演算機能を変更し、その機能変更に応じた複数タップ分の積和演算処理を行って累積演算結果を出力する複数の演算器群と、
    前記各演算器群からの累積演算結果出力を機能変更制御信号に応じて選択的に加算処理するとともに、前記累積演算結果出力をフィードバック出力として出力する出力インタフェース部と、
    複数の信号入力端子を有し、前記機能変更制御信号に応じて所望の入力信号を同時又は順次に前記複数の演算器群に供給するとともに、前記機能変更制御信号に応じて前記フィードバック出力のうち所定の出力を前記複数の演算器群の累積演算入力段に供給する入力インタフェース部と、
    前記複数の演算器群により構成される演算リソースに対して新たなフィルタ処理に割り当て可能な前記演算リソースを決定して機能変更情報を出力するリソース割当制御部と、
    前記機能変更情報に基づいて、前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各部に対して機能設定を行うための前記機能変更制御信号を出力する機能設定制御部と、
    所望のフィルタ処理をおこなうための制御信号を、前記機能変更制御信号により各々機能が設定された前記複数の演算器群に対して出力するフィルタ処理制御部と、
    を具備し、
    前記リソース割当制御部は、
    フィルタ仕様に応じた複数のフィルタ設定候補に関する情報を記憶し、通信モード制御信号の入力に応じて対応するフィルタ設定候補の情報を読み出して出力するフィルタ設定候補記憶部と、
    前記フィルタ設定候補の情報における必要とされる演算器群の数と、リソース使用状況情報において使用されていない演算器群の数との比較結果に基づいて、未使用の演算リソースの範囲内で割当可能なフィルタ設定候補を決定し、リソース割当決定情報を出力するリソース割当決定部と、
    前記リソース割当決定情報と前記フィルタ処理制御部から出力されるフィルタ処理完了情報に基づいて前記演算リソースの使用状況を記憶し、該使用状況をリソース使用状況情報として出力するリソース使用状況記憶部と、
    フィルタの種類に応じて設定する複数のパラメータを記憶する設定パラメータ記憶部と、
    前記リソース割当決定情報に基づいて前記設定パラメータ記憶部から該当するパラメータを読み出し、該パラメータに基づいて前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各部に対応する前記機能変更情報を生成する機能変更制御部と、
    を有することを特徴とするデジタルフィルタ。
  2. 前記リソース割当決定部は、前記必要とされる演算器群の数が、前記使用されていない演算器群の数と等しいか少ないと判断された場合には、前記フィルタ設定候補を、未使用の演算リソースの範囲内で割当可能なフィルタ設定候補として決定する請求項１に記載のデジタルフィルタ。
  3. 複数の積分器が縦続接続された複数の積分器群と、
    複数の間引き処理部と、
    複数の差分器が縦続接続された複数の差分器群と、
    前記複数の積分器群の出力を前記複数の間引き処理部に供給するとともに、前記複数の積分器群の出力を第１のフィードバック出力として出力する第１のインタフェース部と、
    前記複数の間引き処理部からの出力と第２のフィードバック出力とを機能変更制御信号に応じて切り替えて前記複数の差分器に供給する第２のインタフェース部と、
    複数の信号入力端子を有し、前記機能変更制御信号に応じて入力信号を切り替えて前記複数の積分器群に供給する入力インタフェース部と、
    複数の信号出力端子を有し、前記複数の差分器群と前記複数の信号出力端子との間の接続関係を前記機能変更制御信号に応じて切り替える出力インタフェース部と、
    前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群により構成される演算リソースに対して、現在の演算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当て可能な前記演算リソースを決定して機能変更情報を出力するリソース割当制御部と、
    前記機能変更情報に基づいて、前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記第２のインタフェース部と前記入力インタフェース部と前記出力インタフェース部の各々に対して機能設定を行うための前記機能変更制御信号を出力する機能設定制御部と、
    所望のフィルタ処理をおこなうための制御信号を、前記機能変更制御信号により各々機能が設定された前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記第２のインタフェース部と前記入力インタフェース部と前記出力インタフェース部の各々に対して出力するフィルタ処理制御部と、
    を具備するデジタルフィルタ。
  4. １以上のタップ数分の積和演算処理に基づく累積演算結果を出力する複数の演算器群により構成される演算リソースと、
    前記演算リソースの各演算器群による累積演算結果を、機能設定を行うための機能変更制御信号に応じて、選択的に加算処理する出力インタフェース部と、
    複数の信号入力を有し、前記機能変更制御信号に応じて、所望の入力信号を同時または順次に前記複数の演算器群に供給する入力インタフェース部と、
    前記演算リソースに対して新たなフィルタ処理に割り当てる前記演算リソースを決定して機能変更情報を出力するリソース割当制御部と、
    前記機能変更情報に基づいて、前記入力インタフェース部と前記出力インタフェース部とに対して、前記機能変更制御信号を出力する機能設定制御部と、
    所望のフィルタ処理をおこなうための制御信号を、前記機能変更制御信号により機能が設定された前記演算リソースと前記入力インタフェース部と前記出力インタフェース部とに対して出力するフィルタ処理制御部と、
    を具備し、
    前記リソース割当制御部は、
    フィルタ仕様に応じた複数のフィルタ設定候補に関する情報を記憶し、通信モード制御信号の入力に応じて対応するフィルタ設定候補の情報を読み出して出力するフィルタ設定候補記憶部と、
    前記フィルタ設定候補の情報における必要とされる演算器群の数と、リソース使用状況情報において使用されていない演算器群の数との比較結果に基づいて、未使用の演算リソースの範囲内で割当可能なフィルタ設定候補を決定し、リソース割当決定情報を出力するリソース割当決定部と、
    前記リソース割当決定情報と前記フィルタ処理制御部から出力されるフィルタ処理完了情報に基づいて前記演算リソースの使用状況を記憶し、該使用状況をリソース使用状況情報として出力するリソース使用状況記憶部と、
    フィルタの種類に応じて設定する複数のパラメータを記憶する設定パラメータ記憶部と、
    前記リソース割当決定情報に基づいて前記設定パラメータ記憶部から該当するパラメータを読み出し、該パラメータに基づいて前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各部に対応する前記機能変更情報を生成する機能変更制御部と、
    を有するデジタルフィルタ。
  5. 前記リソース割当決定部は、前記必要とされる演算器群の数が、前記使用されていない演算器群の数と等しいか少ないと判断された場合には、前記フィルタ設定候補を、未使用の演算リソースの範囲内で割当可能なフィルタ設定候補として決定する請求項４に記載のデジタルフィルタ。
  6. 複数の積分器が縦続接続された複数の積分器群と、複数の間引き処理部と、複数の差分器が縦続接続された複数の差分器群と、により構成される演算リソースと、
    前記複数の積分器群の出力を前記複数の間引き処理部に供給する第１のインタフェース部と、
    機能設定を行うための機能変更制御信号に応じて切り替えた、前記複数の間引き処理部からの出力を前記複数の差分器に供給する第２のインタフェース部と、
    複数の信号入力を有し、前記機能変更制御信号に応じて切り替えた入力信号を、前記複数の積分器群に供給する入力インタフェース部と、
    前記機能変更制御信号に応じて、前記複数の差分器群の出力信号を選択して出力する出力インタフェース部と、
    前記演算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当てる前記演算リソースを決定する機能変更情報を出力するリソース割当制御部と、
    前記機能変更情報に基づいて、前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記入力インタフェース部と前記出力インタフェース部とに対して、前記機能変更制御信号を出力する機能設定制御部と、
    所望のフィルタ処理をおこなうための制御信号を、前記機能変更制御信号により機能が設定された前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記入力インタフェース部と前記出力インタフェース部とに対して出力するフィルタ処理制御部と、
    を具備するデジタルフィルタ。
  7. 前記第１のインタフェース部は、前記複数の積分器群の出力を前記複数の間引き処理部に供給するとともに、入力インタフェース部に第１のフィードバック出力として出力し、
    前記入力インタフェース部は、前記機能変更制御信号に応じて、切り替えた入力信号とともに、前記第１のフィードバック出力のうち所定の出力を前記複数の積分器群に供給し、
    前記出力インタフェース部は、前記複数の差分器からの出力を第２のフィードバック出力として、前記第２のインタフェース部に出力し、
    前記機能設定制御部は、前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記入力インタフェース部と前記出力インタフェース部に加えて前記第２のインタフェース部に前記機能変更制御信号を出力し、
    前記フィルタ処理制御部は、前記複数の積分器群、前記複数の間引き処理部、前記複数の差分器群、前記入力インタフェース部及び前記出力インタフェース部に対して前記所望のフィルタ処理をおこなうための制御信号を出力し、
    前記第２のインタフェース部は、前記機能変更制御信号に応じて、前記第２のフィードバック出力を用いて、前記複数の間引き処理部からの出力を切り替えて前記複数の差分器に供給する請求項６記載のデジタルフィルタ。
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