JP2884571B2 - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JP2884571B2 JP2884571B2 JP63090054A JP9005488A JP2884571B2 JP 2884571 B2 JP2884571 B2 JP 2884571B2 JP 63090054 A JP63090054 A JP 63090054A JP 9005488 A JP9005488 A JP 9005488A JP 2884571 B2 JP2884571 B2 JP 2884571B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- fir
- selector
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、種々の構成のディジタルフィルタ，マト
リックス回路等に対応することが可能なディジタル信号
処理回路に関する。
リックス回路等に対応することが可能なディジタル信号
処理回路に関する。
この発明は、2n−１個或いは2n個のタップとして機能
するFIRユニットをｍ個有し、複数の入力信号側及び複
数の出力信号側とFIRユニットとの間の接続関係をセレ
クタにより、切り替えることにより、種々の用途に使用
できるディジタル信号処理回路である。
するFIRユニットをｍ個有し、複数の入力信号側及び複
数の出力信号側とFIRユニットとの間の接続関係をセレ
クタにより、切り替えることにより、種々の用途に使用
できるディジタル信号処理回路である。
従来のディジタルフィルタとして、プログラマブルな
ものが知られている。この従来のプログラマブルディジ
タルフィルタは、ソフトウエアにより係数とか、段数等
がプログラムできるものであった。
ものが知られている。この従来のプログラマブルディジ
タルフィルタは、ソフトウエアにより係数とか、段数等
がプログラムできるものであった。
しかしながら、ディジタルフィルタには、１次元、２
次元、補間、間引き等の種々の構成があり、係数は書き
替えといったソフトウエア的な処理では、ハードウエア
の使用効率が悪かったり、対応が不可能な問題があっ
た。
次元、補間、間引き等の種々の構成があり、係数は書き
替えといったソフトウエア的な処理では、ハードウエア
の使用効率が悪かったり、対応が不可能な問題があっ
た。
従って、この発明は、様々な用途に対応することがで
きるディジタル信号処理回路を提供することにある。
きるディジタル信号処理回路を提供することにある。
ｎ個の乗算信号の入力端子と、第１及び第２の加算信
号入力端子T1,T4と、第１及び第２の加算信号出力端子T
3,T2と、係数入力端子T5と、係数入力端子T5を介して供
給される係数とｎ個の乗算信号とを乗算するｎ個の乗算
回路M1〜Mnと、係数出力端子T6と、第１の加算信号入力
端子T1と第１の加算信号出力端子T3との間にレジスタを
介して縦続接続され、乗算回路M1〜Mnの出力信号を加算
するｎ個の加算回路、及び第２の加算信号入力端子T4と
第２の加算信号出力端子T2との間にレジスタを介して縦
続接続され、乗算回路M1〜Mnの出力信号を加算するｎ個
の加算回路の計2n個の加算回路A1〜A2nと、第１の加算
信号入力端子T1と第１の加算信号出力端子T3との間に接
続される、ｎ個の加算回路のｎ番目の加算回路Anの出力
信号と（ｎ−１）番目の加算回路An−１の出力信号とを
選択的に第１の加算信号出力端子T3に出力するための選
択手段S0とからなるFIRユニットをｍ個有し、 一つのFIRユニットの第１の加算信号出力端子T3と他
のFIRユニットの第１の加算信号入力端子T1とが第１の
セレクタS8を介して接続されると共に、一つのFIRユニ
ットの第２の加算信号出力端子T2と他のFIRユニットの
第２の加算信号入力端子T4とが第２のセレクタS9を介し
て接続され、 一つのFIRユニットの一つの係数出力端子T6と他のFIR
ユニットの係数入力端子T5とが接続され、 ｎ個の入力信号側と（ｎ×ｍ）個の乗算信号の入力側
５〜８との間に複数個の第３のセレクタS4〜S7が設けら
れ、 ｍ個のFIRユニット１〜４の夫々の第１の加算信号出
力端子T3と第２の加算信号出力端子T2とが第４のセレク
タS10の入力側に接続され、 第４のセレクタS10の出力信号が第５のセレクタS11、
S12、S13、S14により選択的に加算されて出力信号側15
〜18に導かれ、 選択手段及び第１〜第５のセレクタが制御されると共
に、係数入力端子T5及び係数出力端子T6を通じて所望の
係数が与えられる。
号入力端子T1,T4と、第１及び第２の加算信号出力端子T
3,T2と、係数入力端子T5と、係数入力端子T5を介して供
給される係数とｎ個の乗算信号とを乗算するｎ個の乗算
回路M1〜Mnと、係数出力端子T6と、第１の加算信号入力
端子T1と第１の加算信号出力端子T3との間にレジスタを
介して縦続接続され、乗算回路M1〜Mnの出力信号を加算
するｎ個の加算回路、及び第２の加算信号入力端子T4と
第２の加算信号出力端子T2との間にレジスタを介して縦
続接続され、乗算回路M1〜Mnの出力信号を加算するｎ個
の加算回路の計2n個の加算回路A1〜A2nと、第１の加算
信号入力端子T1と第１の加算信号出力端子T3との間に接
続される、ｎ個の加算回路のｎ番目の加算回路Anの出力
信号と（ｎ−１）番目の加算回路An−１の出力信号とを
選択的に第１の加算信号出力端子T3に出力するための選
択手段S0とからなるFIRユニットをｍ個有し、 一つのFIRユニットの第１の加算信号出力端子T3と他
のFIRユニットの第１の加算信号入力端子T1とが第１の
セレクタS8を介して接続されると共に、一つのFIRユニ
ットの第２の加算信号出力端子T2と他のFIRユニットの
第２の加算信号入力端子T4とが第２のセレクタS9を介し
て接続され、 一つのFIRユニットの一つの係数出力端子T6と他のFIR
ユニットの係数入力端子T5とが接続され、 ｎ個の入力信号側と（ｎ×ｍ）個の乗算信号の入力側
５〜８との間に複数個の第３のセレクタS4〜S7が設けら
れ、 ｍ個のFIRユニット１〜４の夫々の第１の加算信号出
力端子T3と第２の加算信号出力端子T2とが第４のセレク
タS10の入力側に接続され、 第４のセレクタS10の出力信号が第５のセレクタS11、
S12、S13、S14により選択的に加算されて出力信号側15
〜18に導かれ、 選択手段及び第１〜第５のセレクタが制御されると共
に、係数入力端子T5及び係数出力端子T6を通じて所望の
係数が与えられる。
ｍ個例えば個のFIRユニット1,2,3,4が使用される。各
FIRユニットは、乗算回路M1〜M4と加算回路A1〜A8とか
らなる積和演算回路を有し、FIRユニット自身で７タッ
プ或いは８タップのFIR型のディジタルフィルタが構成
される。第１のセレクタS8及び第２のセレクタS9によ
り、FIRユニット１〜４の相互の接断が制御され、ディ
ジタルフィルタのタップ数の設定がなされる。これに伴
い、FIRユニット１〜４に対する乗算入力信号の供給とF
IRユニットの出力信号の取り出しとが第３のセレクタS4
〜S7と第４のセレクタS10とにより制御される。また、
各FIRユニットの出力信号同士が第５のセレクタS11、S1
2、S13、S14により、選択的に加算器に送られて加算さ
れる。
FIRユニットは、乗算回路M1〜M4と加算回路A1〜A8とか
らなる積和演算回路を有し、FIRユニット自身で７タッ
プ或いは８タップのFIR型のディジタルフィルタが構成
される。第１のセレクタS8及び第２のセレクタS9によ
り、FIRユニット１〜４の相互の接断が制御され、ディ
ジタルフィルタのタップ数の設定がなされる。これに伴
い、FIRユニット１〜４に対する乗算入力信号の供給とF
IRユニットの出力信号の取り出しとが第３のセレクタS4
〜S7と第４のセレクタS10とにより制御される。また、
各FIRユニットの出力信号同士が第５のセレクタS11、S1
2、S13、S14により、選択的に加算器に送られて加算さ
れる。
これらの第１のセレクタ〜第５のセレクタの状態を制
御することにより、所望のタップ数のフィルタ、１次元
或いは２次元フィルタ、補間フィルタ、間引きフィル
タ、マトリックス回路等が実現される。
御することにより、所望のタップ数のフィルタ、１次元
或いは２次元フィルタ、補間フィルタ、間引きフィル
タ、マトリックス回路等が実現される。
以下、この発明の一実施例について、図面を参照して
説明する。この発明は、下記の順序に従ってなされる。
説明する。この発明は、下記の順序に従ってなされる。
a.FIRユニット b.一実施例の構成 c.応用例 a.FIRユニット 第１図は、この一実施例の全体の構成を示す。第１図
において、1,2,3,4は、夫々FIRユニットを示す。これら
のFIRユニットは、LSI化されており、第２図に示す構成
とされている。
において、1,2,3,4は、夫々FIRユニットを示す。これら
のFIRユニットは、LSI化されており、第２図に示す構成
とされている。
第２図において、M1〜M4が乗算回路を示し、A1〜A8が
加算回路を示し、Ｒがレジスタを示す。第１の加算信号
入力端子T1と第１の加算信号出力端子T3との間に、加算
回路A1〜A4がレジスタＲを介して縦続接続される。この
場合、セレクタS0が設けられ、４個の加算回路の出力信
号I1と３個の加算回路の出力信号I2とがセレクタS0によ
り選択的に出力端子T3に取り出される。第２の加算信号
入力端子T4と第２の加算信号出力端子T2との間に同様
に、加算回路A5〜A8がレジスタＲを介して接続される。
加算回路を示し、Ｒがレジスタを示す。第１の加算信号
入力端子T1と第１の加算信号出力端子T3との間に、加算
回路A1〜A4がレジスタＲを介して縦続接続される。この
場合、セレクタS0が設けられ、４個の加算回路の出力信
号I1と３個の加算回路の出力信号I2とがセレクタS0によ
り選択的に出力端子T3に取り出される。第２の加算信号
入力端子T4と第２の加算信号出力端子T2との間に同様
に、加算回路A5〜A8がレジスタＲを介して接続される。
加算回路A1〜A8には、それぞれ乗算回路M1〜M4の出力
信号が供給される。乗算回路M1〜M4には、乗算信号と各
レジスタＲに保持されている係数とが供給される。加算
回路A1〜A4の組と加算回路A5〜A8の組みとに対して、乗
算回路M1〜M4を共通に設けているのは、係数が対称の場
合に乗算回路の個数を半減するためである。T5で示す係
数入力端子とT6で示す係数出力端子との間に、レジスタ
が縦続接続され、シフトレジスタが構成される。
信号が供給される。乗算回路M1〜M4には、乗算信号と各
レジスタＲに保持されている係数とが供給される。加算
回路A1〜A4の組と加算回路A5〜A8の組みとに対して、乗
算回路M1〜M4を共通に設けているのは、係数が対称の場
合に乗算回路の個数を半減するためである。T5で示す係
数入力端子とT6で示す係数出力端子との間に、レジスタ
が縦続接続され、シフトレジスタが構成される。
一例として、加算信号入力端子T1及びT4には、10ビッ
トのデータが供給され、係数として10ビットのデータが
供給され、乗算回路M1〜M4の出力信号が15ビットのデー
タとされている。
トのデータが供給され、係数として10ビットのデータが
供給され、乗算回路M1〜M4の出力信号が15ビットのデー
タとされている。
上述のFIRユニット１〜４は、それ自身で基本的に７
タップ或いは８タップの転置型のディジタルフィルタを
構成する。このFIRユニット１〜４の夫々は、第３図に
示す積和回路が縦続接続されたものである。積和回路
は、（Ａ×Ｂ＋Ｃ）の演算を行う。
タップ或いは８タップの転置型のディジタルフィルタを
構成する。このFIRユニット１〜４の夫々は、第３図に
示す積和回路が縦続接続されたものである。積和回路
は、（Ａ×Ｂ＋Ｃ）の演算を行う。
b.一実施例の構成 第１図において、5,6,7,8は、入力ポートを夫々示
す。入力ポート５が入力信号バスL1と接続される。入力
ポート６からの入力信号及びこの入力信号をレジスタＲ
で遅延した信号とがセレクタS1に供給され、セレクタS1
の出力信号が入力信号バスL2に供給される。入力ポート
７からの入力信号及びこの入力信号を２段のレジスタＲ
で遅延した信号とがセレクタS2に供給され、セレクタS2
の出力信号が入力信号バスL3に供給される。入力ポート
８からの入力信号及びこの入力信号を３段のレジスタＲ
で遅延した信号とがセレクタS3に供給され、セレクタS3
の出力信号が入力信号バスL4に供給される。
す。入力ポート５が入力信号バスL1と接続される。入力
ポート６からの入力信号及びこの入力信号をレジスタＲ
で遅延した信号とがセレクタS1に供給され、セレクタS1
の出力信号が入力信号バスL2に供給される。入力ポート
７からの入力信号及びこの入力信号を２段のレジスタＲ
で遅延した信号とがセレクタS2に供給され、セレクタS2
の出力信号が入力信号バスL3に供給される。入力ポート
８からの入力信号及びこの入力信号を３段のレジスタＲ
で遅延した信号とがセレクタS3に供給され、セレクタS3
の出力信号が入力信号バスL4に供給される。
入力信号バスL1〜L4とFIRユニット１〜４の夫々の乗
算信号入力端子との間に、入力信号バスL1〜L4を選択的
に乗算信号入力端子に接続するためのセレクタS4,S5,S
6,S7が設けられている。乗算信号入力は、例えば10ビッ
トである。
算信号入力端子との間に、入力信号バスL1〜L4を選択的
に乗算信号入力端子に接続するためのセレクタS4,S5,S
6,S7が設けられている。乗算信号入力は、例えば10ビッ
トである。
FIRユニット１の係数入力端子T5には、係数入力ポー
ト９が接続され、係数が入力ポート９から供給される。
FIRユニット１の係数出力端子T6がFIRユニット２の係数
入力端子T5に接続され、FIRユニット２の係数出力端子T
6がFIRユニット３の係数入力端子T5に接続され、FIRユ
ニット３の係数出力端子T6がFIRユニット４の係数入力
端子T5に接続される。従って、FIRユニット１〜４の夫
々の係数は、係数入力ポート９から与えることができ
る。
ト９が接続され、係数が入力ポート９から供給される。
FIRユニット１の係数出力端子T6がFIRユニット２の係数
入力端子T5に接続され、FIRユニット２の係数出力端子T
6がFIRユニット３の係数入力端子T5に接続され、FIRユ
ニット３の係数出力端子T6がFIRユニット４の係数入力
端子T5に接続される。従って、FIRユニット１〜４の夫
々の係数は、係数入力ポート９から与えることができ
る。
FIRユニット１〜４の夫々の第１の加算信号入力端子
には、セレクタS8を介された信号が供給される。セレク
タS8の一方の入力は、ゼロデータ（接地レベル）とさ
れ、セレクタS8の他方の入力は、前段のFIRユニットの
加算信号出力端子T3からの信号とされる。FIRユニット
１〜４の夫々の第２の加算信号入力端子には、セレクタ
S9を介された信号が供給される。セレクタS9の第１の入
力は、自分自身の第１の加算信号出力端子T3からの信号
とされ、セレクタS9の第２の入力は、次段の第２の加算
信号出力端子T2からの信号とされ、セレクタS9の第３の
入力は、ゼロデータ（接地レベル）とされる。
には、セレクタS8を介された信号が供給される。セレク
タS8の一方の入力は、ゼロデータ（接地レベル）とさ
れ、セレクタS8の他方の入力は、前段のFIRユニットの
加算信号出力端子T3からの信号とされる。FIRユニット
１〜４の夫々の第２の加算信号入力端子には、セレクタ
S9を介された信号が供給される。セレクタS9の第１の入
力は、自分自身の第１の加算信号出力端子T3からの信号
とされ、セレクタS9の第２の入力は、次段の第２の加算
信号出力端子T2からの信号とされ、セレクタS9の第３の
入力は、ゼロデータ（接地レベル）とされる。
FIRユニット１〜４の夫々の第１の加算信号出力端子T
3と第２の加算信号出力端子T2とがセレクタS10の入力端
子に接続される。セレクタS10の出力信号が加算回路10,
11,12,13に供給される。これらの加算回路10〜13には、
セレクタS11,S112,S13,S14の出力信号が供給される。セ
レクタS11〜S14により、セレクタS10の出力信号が選択
的に加算される。加算回路10〜13の夫々の出力信号が出
力ポート15,16,17,18に夫々取り出される。
3と第２の加算信号出力端子T2とがセレクタS10の入力端
子に接続される。セレクタS10の出力信号が加算回路10,
11,12,13に供給される。これらの加算回路10〜13には、
セレクタS11,S112,S13,S14の出力信号が供給される。セ
レクタS11〜S14により、セレクタS10の出力信号が選択
的に加算される。加算回路10〜13の夫々の出力信号が出
力ポート15,16,17,18に夫々取り出される。
上述のセレクタS0〜S14は、図示せずも、プログラミ
ング・データにより制御される。セレクタS0〜S14の状
態を制御することにより、以下に述べる種々の型のディ
ジタルフィルタが構成される。
ング・データにより制御される。セレクタS0〜S14の状
態を制御することにより、以下に述べる種々の型のディ
ジタルフィルタが構成される。
c.応用例 第４図は、１次元の31タップ、FIRディジタルフィル
タを構成した例である。セレクタS0〜S14の状態は、下
記の通りである。
タを構成した例である。セレクタS0〜S14の状態は、下
記の通りである。
FIRユニット１〜４の夫々のセレクタS4〜S7が入力信
号バスL1を選択する。従って、FIRユニット１〜４の乗
算入力端子には、入力ポート５からの信号が供給され
る。
号バスL1を選択する。従って、FIRユニット１〜４の乗
算入力端子には、入力ポート５からの信号が供給され
る。
FIRユニット１のセレクタS8がゼロデータを選択し、
他のFIRユニット2,3,4のセレクタS8が前段のFIRユニッ
トの加算信号出力端子T3を選択する。
他のFIRユニット2,3,4のセレクタS8が前段のFIRユニッ
トの加算信号出力端子T3を選択する。
FIRユニット４のセレクタS9が自分自身の加算信号出
力端子T3を選択する。FIRユニット１〜３のセレクタS9
が次段の加算信号出力端子T2を選択する。FIRユニット
１〜３のセレクタS0が信号I1を選択し、FIRユニット４
のセレクタS0が信号I2を選択する。従って、FIRユニッ
ト1,2,3が８タップとなり、FIRユニット４が７タップと
なり、計31タップとなる。
力端子T3を選択する。FIRユニット１〜３のセレクタS9
が次段の加算信号出力端子T2を選択する。FIRユニット
１〜３のセレクタS0が信号I1を選択し、FIRユニット４
のセレクタS0が信号I2を選択する。従って、FIRユニッ
ト1,2,3が８タップとなり、FIRユニット４が７タップと
なり、計31タップとなる。
セレクタS10がFIRユニット１の加算信号出力端子T2を
選択し、セエクタS11がゼロデータを選択する。出力ポ
ート15から出力信号が取り出される。
選択し、セエクタS11がゼロデータを選択する。出力ポ
ート15から出力信号が取り出される。
入力信号をＸ（Ｚ）とし、出力信号をＹ（Ｚ）とし、
伝達関数をＨ（Ｚ）とすると、第４図に示すディジタル
フィルタは、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
伝達関数をＨ（Ｚ）とすると、第４図に示すディジタル
フィルタは、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
第５図は、１次元の15タップ、FIRディジタルフィル
タを二組構成した例である。セレクタS0〜S14の状態
は、下記の通りである。
タを二組構成した例である。セレクタS0〜S14の状態
は、下記の通りである。
FIRユニット１及び２の夫々のセレクタS4〜S7が入力
信号バスL1を選択する。従って、FIRユニット１及び２
の乗算入力端子には、入力ポート５からの信号が供給さ
れる。
信号バスL1を選択する。従って、FIRユニット１及び２
の乗算入力端子には、入力ポート５からの信号が供給さ
れる。
FIRユニット３及び４の夫々のセレクタS4〜S7が入力
信号バスL3を選択する。従って、FIRユニット３及び４
の乗算入力端子には、入力ポート７からの信号が供給さ
れる。
信号バスL3を選択する。従って、FIRユニット３及び４
の乗算入力端子には、入力ポート７からの信号が供給さ
れる。
FIRユニット１のセレクタS8及びFIRユニット３のセレ
クタS8がゼロデータを選択し、他のFIRユニット２及び
４のセレクタS8が前段のFIRユニットの加算信号出力端
子T3を選択する。
クタS8がゼロデータを選択し、他のFIRユニット２及び
４のセレクタS8が前段のFIRユニットの加算信号出力端
子T3を選択する。
FIRユニット２及び４のセレクタS9が自分自身の加算
信号出力端子T3を選択する。FIRユニット１及び３のセ
レクタS9が次段の加算信号出力端子T2を選択する。FIR
ユニット１及び３のセレクタS0が信号I1を選択し、FIR
ユニット２及び４のセレクタS0が信号I2を選択する。従
って、FIRユニット１及び３が８タップとなり、FIRユニ
ット２及び４が７タップとなり、15タップが一対でき
る。
信号出力端子T3を選択する。FIRユニット１及び３のセ
レクタS9が次段の加算信号出力端子T2を選択する。FIR
ユニット１及び３のセレクタS0が信号I1を選択し、FIR
ユニット２及び４のセレクタS0が信号I2を選択する。従
って、FIRユニット１及び３が８タップとなり、FIRユニ
ット２及び４が７タップとなり、15タップが一対でき
る。
セレクタS10がFIRユニット１及び３の加算信号出力端
子T2を選択し、セレクタS11及びS13がゼロデータを選択
する。出力ポート15及び17から出力信号が取り出され
る。
子T2を選択し、セレクタS11及びS13がゼロデータを選択
する。出力ポート15及び17から出力信号が取り出され
る。
入力信号をＸ（Ｚ）とし、出力信号をＹ（Ｚ）とし、
伝達関数をＨ（Ｚ）とすると、第５図に示す一対の15タ
ップのディジタルフィルタの夫々は、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
伝達関数をＨ（Ｚ）とすると、第５図に示す一対の15タ
ップのディジタルフィルタの夫々は、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
第６図は、１次元の７タップ、FIRディジタルフィル
タを四組構成した例である。セレクタS0〜S14の状態
は、下記の通りである。
タを四組構成した例である。セレクタS0〜S14の状態
は、下記の通りである。
FIRユニット１のセレクタS4〜S7が入力信号バスL1を
選択する。従って、FIRユニット１の乗算入力端子に
は、入力ポート５からの信号が供給される。
選択する。従って、FIRユニット１の乗算入力端子に
は、入力ポート５からの信号が供給される。
FIRユニット２のセレクタS4〜S7が入力信号バスL2を
選択する。従って、FIRユニット２の乗算入力端子に
は、入力ポート６からの信号が供給される。
選択する。従って、FIRユニット２の乗算入力端子に
は、入力ポート６からの信号が供給される。
FIRユニット３のセレクタS4〜S7が入力信号バスL3を
選択する。従って、FIRユニット３の乗算入力端子に
は、入力ポート７からの信号が供給される。
選択する。従って、FIRユニット３の乗算入力端子に
は、入力ポート７からの信号が供給される。
FIRユニット４のセレクタS4〜S7が入力信号バスL4を
選択する。従って、FIRユニット４の乗算入力端子に
は、入力ポート８からの信号が供給される。
選択する。従って、FIRユニット４の乗算入力端子に
は、入力ポート８からの信号が供給される。
FIRユニット１〜４のセレクタS8がゼロデータを選択
する。
する。
FIRユニット１〜４のセレクタS9が自分自身の加算信
号出力端子T3を選択する。FIRユニット１〜４のセレク
タS0が信号I2を選択する。従って、FIRユニット１〜４
が７タップとり、７タップのディジタルフィルタが４組
構成される。
号出力端子T3を選択する。FIRユニット１〜４のセレク
タS0が信号I2を選択する。従って、FIRユニット１〜４
が７タップとり、７タップのディジタルフィルタが４組
構成される。
セレクタS10がFIRユニット１〜４の夫々の加算信号出
力端子T2を選択し、セレクタS1〜S14がゼロデータを選
択する。出力ポート15,16,17,18から出力信号が取り出
される。
力端子T2を選択し、セレクタS1〜S14がゼロデータを選
択する。出力ポート15,16,17,18から出力信号が取り出
される。
入力信号をＸ（Ｚ）とし、出力信号をＹ（Ｚ）とし、
伝達関数をＨ（Ｚ）とすると、第６図に示す７タップの
ディジタルフィルタの夫々は、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
伝達関数をＨ（Ｚ）とすると、第６図に示す７タップの
ディジタルフィルタの夫々は、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
第７図は、１次元の16タップ、FIRディジタルフィル
タ（直線位相でない）を構成した例である。セレクタS0
〜S14の状態は、下記の通りである。
タ（直線位相でない）を構成した例である。セレクタS0
〜S14の状態は、下記の通りである。
FIRユニット１〜４の夫々のセレクタS4〜S7が入力信
号バスL1を選択する。従って、FIRユニット１〜４の乗
算入力端子には、入力ポート５からの信号が供給され
る。
号バスL1を選択する。従って、FIRユニット１〜４の乗
算入力端子には、入力ポート５からの信号が供給され
る。
FIRユニット１のセレクタS8がゼロデータを選択し、
他のFIRユニット2,3,4のセレクタS8が前段のFIRユニッ
トの加算信号出力端子T3を選択する。FIRユニット１〜
４の夫々のセレクタS0が信号I1を選択する。従って、FI
Rユニット１〜４の合計が16タップとなる。
他のFIRユニット2,3,4のセレクタS8が前段のFIRユニッ
トの加算信号出力端子T3を選択する。FIRユニット１〜
４の夫々のセレクタS0が信号I1を選択する。従って、FI
Rユニット１〜４の合計が16タップとなる。
FIRユニット４の加算信号出力端子T3がセレクタS10に
より選択される。セレクタS14がゼロデータを選択し、
加算回路13の出力信号が出力ポート18に取り出される。
より選択される。セレクタS14がゼロデータを選択し、
加算回路13の出力信号が出力ポート18に取り出される。
また、出力ポート18に得られる出力信号と複素共役の
関係にある出力信号が出力ポート15に得られる。このた
め、FIRユニット４のセレクタS9がゼロデータを選択す
る。FIRユニット１〜３のセレクタS9が次段の加算信号
出力端子T2を選択する。従って、FIRユニット１〜４の
合計が16タップとなる。
関係にある出力信号が出力ポート15に得られる。このた
め、FIRユニット４のセレクタS9がゼロデータを選択す
る。FIRユニット１〜３のセレクタS9が次段の加算信号
出力端子T2を選択する。従って、FIRユニット１〜４の
合計が16タップとなる。
セレクタS10がFIRユニット１の加算信号出力端子T2を
選択し、セレクタS11がゼロデータを選択する。出力ポ
ート15から出力ポート18に得られる出力信号に対して複
素共役の出力信号が取り出される。
選択し、セレクタS11がゼロデータを選択する。出力ポ
ート15から出力ポート18に得られる出力信号に対して複
素共役の出力信号が取り出される。
入力信号をＸ（Ｚ）とし、出力信号をＹ（Ｚ）とし、
伝達関数をＨ（Ｚ）とすると、第７図に示すディジタル
フィルタは、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
伝達関数をＨ（Ｚ）とすると、第７図に示すディジタル
フィルタは、 Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） の特性を有する。
上述の１次元ディジタルフィルタに限らず、この発明
は、２次元ディジタルフィルタにも適用できる。第８図
は、２次元の（７×７）タップのFIRフィルタを構成し
た例である。
は、２次元ディジタルフィルタにも適用できる。第８図
は、２次元の（７×７）タップのFIRフィルタを構成し
た例である。
２次元のディジタルフィルタを構成するために、入力
端子20に対して、７個のライン遅延回路21,22,23,24,2
5,26の縦続接続が結合される。ライン遅延回路23及び24
の接続点を中央のタップとして、計７個のタップが導出
される。両端のタップの出力信号が加算回路27に供給さ
れ、加算回路27の出力信号が入力ポート５に供給され
る。また、ライン遅延回路21及び22の接続点とライン遅
延回路25及び26の接続点とから導出されたタップの出力
信号が加算回路28に供給され、加算回路28の出力信号が
入力ポート６に供給される。更に、ライン遅延回路22及
び23の接続点とライン遅延回路24及び25の接続点とから
導出されたタップの出力信号が加算回路29に供給され、
加算回路29の出力信号が入力ポート７に供給される。中
央のタップからの出力信号は、入力ポート８に供給され
る。
端子20に対して、７個のライン遅延回路21,22,23,24,2
5,26の縦続接続が結合される。ライン遅延回路23及び24
の接続点を中央のタップとして、計７個のタップが導出
される。両端のタップの出力信号が加算回路27に供給さ
れ、加算回路27の出力信号が入力ポート５に供給され
る。また、ライン遅延回路21及び22の接続点とライン遅
延回路25及び26の接続点とから導出されたタップの出力
信号が加算回路28に供給され、加算回路28の出力信号が
入力ポート６に供給される。更に、ライン遅延回路22及
び23の接続点とライン遅延回路24及び25の接続点とから
導出されたタップの出力信号が加算回路29に供給され、
加算回路29の出力信号が入力ポート７に供給される。中
央のタップからの出力信号は、入力ポート８に供給され
る。
上述のライン遅延回路21〜26と加算回路27,28,29と
は、FIRユニット１〜４に対して外付けの回路とされ
る。
は、FIRユニット１〜４に対して外付けの回路とされ
る。
入力ポート５〜８とFIRユニット１〜４との接続関係
並びにFIRユニット１〜４同士の接続関係は、第６図に
示す１次元７タップフィルタと同様とされている。
並びにFIRユニット１〜４同士の接続関係は、第６図に
示す１次元７タップフィルタと同様とされている。
セレクタS10がFIRユニット１〜４の加算信号出力端子
T2を選択し、セレクタS10からの信号が加算回路10,11,1
2,13に供給される。セレクタS14がゼロデータを選択
し、セレクタS13が加算回路13の出力信号を選択し、セ
レクタS12が加算回路12の出力信号を選択し、セレクタS
11が加算回路11の出力信号を選択する。FIRユニット１
のセレクタS10の出力信号とセレクタS11の出力信号とが
加算回路10で加算されて出力ポート15に取り出される。
T2を選択し、セレクタS10からの信号が加算回路10,11,1
2,13に供給される。セレクタS14がゼロデータを選択
し、セレクタS13が加算回路13の出力信号を選択し、セ
レクタS12が加算回路12の出力信号を選択し、セレクタS
11が加算回路11の出力信号を選択する。FIRユニット１
のセレクタS10の出力信号とセレクタS11の出力信号とが
加算回路10で加算されて出力ポート15に取り出される。
上述の第８図に示す２次元ディジタルフィルタは、 Ｙ（Z1,Z2）＝Ｈ（Z1,Z2）Ｘ（Z1,Z2） の特性を有する。
第９図は、２次元の（３×15）タップのFIRフィルタ
を構成した例である。
を構成した例である。
２次元のディジタルフィルタを構成するために、入力
端子20に対して、２個のライン遅延回路30及び31の縦続
接続が結合される。ライン遅延回路30及び31の接続点を
中央のタップとして、計３個のタップが導出される。両
端のタップの出力信号が加算回路32に供給され、加算回
路32の出力信号が入力ポート５に供給される。また、中
央のタップからの出力信号は、入力ポート７に供給され
る。
端子20に対して、２個のライン遅延回路30及び31の縦続
接続が結合される。ライン遅延回路30及び31の接続点を
中央のタップとして、計３個のタップが導出される。両
端のタップの出力信号が加算回路32に供給され、加算回
路32の出力信号が入力ポート５に供給される。また、中
央のタップからの出力信号は、入力ポート７に供給され
る。
上述のライン遅延回路30及び31と加算回路32とは、FI
Rユニット１〜４に対して外付けの回路とされる。
Rユニット１〜４に対して外付けの回路とされる。
入力ポート5,7とFIRユニット１〜４との接続関係並び
にFIRユニット１〜４同士の接続関係は、第５図に示す
１次元15タップフィルタと同様とされている。
にFIRユニット１〜４同士の接続関係は、第５図に示す
１次元15タップフィルタと同様とされている。
FIRユニット１のセレクタS10がFIRユニット１の加算
信号出力端子T2を選択し、FIRユニット２のセレクタS10
がゼロデータを選択し、FIRユニット３のセレクタS10が
FIRユニット３の加算信号出力端子T2を選択する。FIRユ
ニット１のセレクタS10の出力信号とセレクタS12を介さ
れたFIRユニット３のセレクタS10の出力信号とが加算回
路10に供給され、加算回路10の出力信号が出力ポート15
に取り出される。
信号出力端子T2を選択し、FIRユニット２のセレクタS10
がゼロデータを選択し、FIRユニット３のセレクタS10が
FIRユニット３の加算信号出力端子T2を選択する。FIRユ
ニット１のセレクタS10の出力信号とセレクタS12を介さ
れたFIRユニット３のセレクタS10の出力信号とが加算回
路10に供給され、加算回路10の出力信号が出力ポート15
に取り出される。
上述の第９図に示す２次元ディジタルフィルタは、 Ｙ（Z1,Z2）＝Ｈ（Z1,Z2）Ｘ（Z1,Z2） の特性を有する。
第10図は、補間フィルタの実施例を示す。補間フィル
タは、第11図Ａに示されるサンプリング位相が０゜の入
力データから、第11図Ｂに示される90゜,180゜,270゜の
夫々のサンプリング位相の内挿データを形成する。
タは、第11図Ａに示されるサンプリング位相が０゜の入
力データから、第11図Ｂに示される90゜,180゜,270゜の
夫々のサンプリング位相の内挿データを形成する。
補間フィルタの場合におけるセレクタS0〜S14の状態
は、下記の通りである。
は、下記の通りである。
FIRユニット１〜４の夫々のセレクタS4〜S7が入力信
号バスL1を選択する。従って、FIRユニット１〜４の乗
算入力端子には、入力ポート５からの信号が供給され
る。
号バスL1を選択する。従って、FIRユニット１〜４の乗
算入力端子には、入力ポート５からの信号が供給され
る。
FIRユニット１のセレクタS8、FIRユニット３のセレク
タS8及びFIRユニット４のセレクタS8がゼロデータを選
択し、FIRユニット２のセレクタS8が前段のFIRユニット
１の加算信号出力端子T3を選択する。
タS8及びFIRユニット４のセレクタS8がゼロデータを選
択し、FIRユニット２のセレクタS8が前段のFIRユニット
１の加算信号出力端子T3を選択する。
FIRユニット３及び４のセレクタS9が自分自身の加算
信号出力端子T3を選択する。FIRユニット１のセレクタS
9が次段FIRユニット２の加算信号出力端子T2を選択す
る。FIRユニット1,2,3のセレクタS0が信号I1を選択し、
FIRユニット４のセレクタS0が信号I2を選択する。従っ
て、FIRユニット１及び２の半分が夫々４タップとな
り、FIRユニット３が８タップとなり、FIRユニット４が
７タップとなる。
信号出力端子T3を選択する。FIRユニット１のセレクタS
9が次段FIRユニット２の加算信号出力端子T2を選択す
る。FIRユニット1,2,3のセレクタS0が信号I1を選択し、
FIRユニット４のセレクタS0が信号I2を選択する。従っ
て、FIRユニット１及び２の半分が夫々４タップとな
り、FIRユニット３が８タップとなり、FIRユニット４が
７タップとなる。
FIRユニット１のセレクタS10がFIRユニット１の加算
信号出力端子T2を選択し、セレクタSI1がゼロデータを
選択する。このFIRユニット１のセレクタS10の出力信号
が270゜の内挿データとして、出力ポート15に取り出さ
れる。
信号出力端子T2を選択し、セレクタSI1がゼロデータを
選択する。このFIRユニット１のセレクタS10の出力信号
が270゜の内挿データとして、出力ポート15に取り出さ
れる。
FIRユニット２のセレクタS10がFIRユニット２の加算
信号出力端子T3を選択し、セレクタS11がゼロデータを
選択する。このFIRユニット２のセレクタS10の出力信号
が90゜の内挿データとして、出力ポート16に取り出され
る。
信号出力端子T3を選択し、セレクタS11がゼロデータを
選択する。このFIRユニット２のセレクタS10の出力信号
が90゜の内挿データとして、出力ポート16に取り出され
る。
FIRユニット３のセレクタS10がFIRユニット３の加算
信号出力端子T2を選択し、セレクタS11がゼロデータを
選択する。このFIRユニット３のセレクタS10の出力信号
が180゜の内挿データとして、出力ポート17に取り出さ
れる。
信号出力端子T2を選択し、セレクタS11がゼロデータを
選択する。このFIRユニット３のセレクタS10の出力信号
が180゜の内挿データとして、出力ポート17に取り出さ
れる。
FIRユニット４のセレクタS10がFIRユニット４の加算
信号出力端子T2を選択し、セレクタS11がゼロデータを
選択する。このFIRユニット４のセレクタS10の出力信号
が０゜の内挿データとして、出力ポート18に取り出され
る。
信号出力端子T2を選択し、セレクタS11がゼロデータを
選択する。このFIRユニット４のセレクタS10の出力信号
が０゜の内挿データとして、出力ポート18に取り出され
る。
第12図は、間引きフィルタの実現例を示す。間引きフ
ィルタは、第13図Ａに示されるサンプリング位相が０
゜,90゜,180゜,270゜の夫々の入力データから、第13図
Ｂに示される出力データを形成する。
ィルタは、第13図Ａに示されるサンプリング位相が０
゜,90゜,180゜,270゜の夫々の入力データから、第13図
Ｂに示される出力データを形成する。
間引きフィルタの場合におけるセレクタS0〜S14の状
態は、下記の通りである。
態は、下記の通りである。
FIRユニット１のセレクタS4〜S7が入力信号バスL1を
選択する。従って、FIRユニット１の乗算入力端子に
は、入力ポート５からのサンプリング位相が０゜の信号
が供給される。同様に、FIRユニット2,3,4の夫々のセレ
クタS4〜S7が入力信号バスL2,L3,L4を選択する。従っ
て、FIRユニット2,3,4の乗算入力端子には、入力ポート
6,7,8からのサンプリング位相が夫々90゜,180゜,270゜
の信号が供給される。
選択する。従って、FIRユニット１の乗算入力端子に
は、入力ポート５からのサンプリング位相が０゜の信号
が供給される。同様に、FIRユニット2,3,4の夫々のセレ
クタS4〜S7が入力信号バスL2,L3,L4を選択する。従っ
て、FIRユニット2,3,4の乗算入力端子には、入力ポート
6,7,8からのサンプリング位相が夫々90゜,180゜,270゜
の信号が供給される。
FIRユニット１〜４の夫々のセレクタS8がゼロデータ
を選択する。
を選択する。
FIRユニット１〜４のセレクタS10が自分自身の加算信
号出力端子T3を選択する。FIRユニット１〜４のセレク
タS0が信号I1を選択する。従って、FIRユニット１〜４
の半分が夫々４タップとなる。
号出力端子T3を選択する。FIRユニット１〜４のセレク
タS0が信号I1を選択する。従って、FIRユニット１〜４
の半分が夫々４タップとなる。
FIRユニット１〜４のセレクタS10の出力信号加算回路
10,11,12により加算され、加算回路10の出力信号が間引
き出力として出力ポート15に取り出される。
10,11,12により加算され、加算回路10の出力信号が間引
き出力として出力ポート15に取り出される。
この発明は、ディジタルフィルタに限らず、第14図に
示すように、マトリックス回路を構成する場合に適用で
きる。
示すように、マトリックス回路を構成する場合に適用で
きる。
マトリックス回路の場合におけるセレクタS0〜S14の
状態は、下記の通りである。
状態は、下記の通りである。
FIRユニット１〜４のセレクタS4が入力信号バスL1を
選択し、セレクタS5が入力信号バスL2を選択し、セレク
タS6が入力信号バスL3を選択し、セレクタS7が入力信号
バスL4を選択する。従って、FIRユニット１〜４の第１
の乗算入力端子には、入力ポート５からのデータが供給
される。
選択し、セレクタS5が入力信号バスL2を選択し、セレク
タS6が入力信号バスL3を選択し、セレクタS7が入力信号
バスL4を選択する。従って、FIRユニット１〜４の第１
の乗算入力端子には、入力ポート５からのデータが供給
される。
また、セレクタS1が１段のレジスタを介されたデータ
を選択し、このセレクタS1の出力がFIRユニット１〜４
の第２の乗算入力端子に供給される。セレクタS2が２段
のレジスタを介されたデータを選択し、このセレクタS2
の出力がFIRユニット１〜４の第３の乗算入力端子に供
給される。セレクタS3が３段のレジスタを介されたデー
タを選択し、このセレクタS3の出力がFIRユニット１〜
４の第４の乗算入力端子に供給される。
を選択し、このセレクタS1の出力がFIRユニット１〜４
の第２の乗算入力端子に供給される。セレクタS2が２段
のレジスタを介されたデータを選択し、このセレクタS2
の出力がFIRユニット１〜４の第３の乗算入力端子に供
給される。セレクタS3が３段のレジスタを介されたデー
タを選択し、このセレクタS3の出力がFIRユニット１〜
４の第４の乗算入力端子に供給される。
FIRユニット１〜４の夫々のセレクタS8がゼロデータ
を選択する。
を選択する。
FIRユニット１〜４のセレクタS10が自分自身の加算信
号出力端子T3を選択する。FIRユニット１〜４のセレク
タS0が信号I1を選択する。従って、FIRユニット１〜４
の半分が夫々４タップとなる。
号出力端子T3を選択する。FIRユニット１〜４のセレク
タS0が信号I1を選択する。従って、FIRユニット１〜４
の半分が夫々４タップとなる。
FIRユニット１〜４のセレクタS10の出力信号が出力ポ
ート15,16,17,18の夫々に取り出される。
ート15,16,17,18の夫々に取り出される。
上述のマトリックス回路は、入力ポート５〜８の夫々
に供給される入力データＸ（１）,X（２）,X（３）,X
（４）からなる４行１列のマトリックスを〔Ｘ〕とし、
16個の係数データからなる４行４列のマトリックスを
〔Ａ〕とし、出力ポート15,16,17,18の夫々に取り出さ
れる出力データＢ（１）,B（２）,B（３）,B（４）から
なる４行１列のマトリックスを〔Ｂ〕とすると、下記の
マトリックス演算を行う。
に供給される入力データＸ（１）,X（２）,X（３）,X
（４）からなる４行１列のマトリックスを〔Ｘ〕とし、
16個の係数データからなる４行４列のマトリックスを
〔Ａ〕とし、出力ポート15,16,17,18の夫々に取り出さ
れる出力データＢ（１）,B（２）,B（３）,B（４）から
なる４行１列のマトリックスを〔Ｂ〕とすると、下記の
マトリックス演算を行う。
なお、この発明は、以上の応用例に限らず、種々のデ
ィジタルフィルタ或いは演算回路をセレクタの状態の制
御により実現することができる。
ィジタルフィルタ或いは演算回路をセレクタの状態の制
御により実現することができる。
この発明に依れば、係数の変更を可能とされたディジ
タル信号処理回路に比して、より多くの応用が可能なデ
ィジタル信号多処理回路を実現することができ、個別の
回路の設計、LSI化が不要となる。
タル信号処理回路に比して、より多くの応用が可能なデ
ィジタル信号多処理回路を実現することができ、個別の
回路の設計、LSI化が不要となる。
第１図はこの発明の一実施例のブロック図、第２図はFI
Rユニットのブロック図、第３図はFIRユニットを構成す
る積和回路のブロック図、第４図はこの発明の応用例で
ある１次元31タップFIRフィルタのブロック図、第５図
はこの発明の応用例である１次元15タップFIRフィルタ
のブロック図、第６図はこの発明の応用例である１次元
７タップFIRフィルタのブロック図、第７図はこの発明
の応用例である１次元16タップFIRフィルタのブロック
図、第８図はこの発明の応用例である２次元（７×７）
タップFIRフィルタのブロック図、第９図はこの発明の
応用例である２次元（３×15）タップFIRフィルタのブ
ロック図、第10図はこの発明の応用例である補間フィル
タのブロック図、第11図は補間フィルタの説明に用いる
略線図、第12図はこの発明の応用例である間引きフィル
タのブロック図、第13図は間引きフィルタの説明に用い
る略線図、第14図はこの発明の応用例であるマトリック
ス回路のブロック図である。 図面における主要な符号の説明 M1〜M4:乗算回路、A1〜A8:加算回路、 T1,T4:加算信号入力端子、 T2,T3:加算信号出力端子、 S0〜S14:セレクタ、R:レジスタ、 1,2,3,4:FIRユニット、 5,6,7,8:入力ポート 10,11,12,13:加算回路、 15,16,17,18:出力ポート。
Rユニットのブロック図、第３図はFIRユニットを構成す
る積和回路のブロック図、第４図はこの発明の応用例で
ある１次元31タップFIRフィルタのブロック図、第５図
はこの発明の応用例である１次元15タップFIRフィルタ
のブロック図、第６図はこの発明の応用例である１次元
７タップFIRフィルタのブロック図、第７図はこの発明
の応用例である１次元16タップFIRフィルタのブロック
図、第８図はこの発明の応用例である２次元（７×７）
タップFIRフィルタのブロック図、第９図はこの発明の
応用例である２次元（３×15）タップFIRフィルタのブ
ロック図、第10図はこの発明の応用例である補間フィル
タのブロック図、第11図は補間フィルタの説明に用いる
略線図、第12図はこの発明の応用例である間引きフィル
タのブロック図、第13図は間引きフィルタの説明に用い
る略線図、第14図はこの発明の応用例であるマトリック
ス回路のブロック図である。 図面における主要な符号の説明 M1〜M4:乗算回路、A1〜A8:加算回路、 T1,T4:加算信号入力端子、 T2,T3:加算信号出力端子、 S0〜S14:セレクタ、R:レジスタ、 1,2,3,4:FIRユニット、 5,6,7,8:入力ポート 10,11,12,13:加算回路、 15,16,17,18:出力ポート。
Claims (1)
- 【請求項１】ｎ個の乗算信号の入力端子と、第１及び第
２の加算信号入力端子と、第１及び第２の加算信号出力
端子と、係数入力端子と、上記係数入力端子を介して供
給される係数と上記ｎ個の乗算信号とを乗算するｎ個の
乗算回路と、係数出力端子と、上記第１の加算信号入力
端子と上記第１の加算信号出力端子との間にレジスタを
介して縦続接続され、上記乗算回路の出力信号を加算す
るｎ個の加算回路、及び上記第２の加算信号入力端子と
上記第２の加算信号出力端子との間にレジスタを介して
縦続接続され、上記乗算回路の出力信号を加算するｎ個
の加算回路の計2n個の加算回路と、上記第１の加算信号
入力端子と上記第１の加算信号出力端子との間に接続さ
れる、上記ｎ個の加算回路のｎ番目の加算回路の出力信
号と（ｎ−１）番目の加算回路の出力信号とを選択的に
上記第１の加算信号出力端子に出力するための選択手段
とからなるFIRユニットをｍ個有し、 一つのFIRユニットの上記第１の加算信号出力端子と他
のFIRユニットの上記第１の加算信号入力端子とが第１
のセレクタを介して接続されると共に、一つのFIRユニ
ットの上記第２の加算信号出力端子と他のFIRユニット
の上記第２の加算信号入力端子とが第２のセレクタを介
して接続され、 上記FIRユニットの一つの係数出力端子と上記FIRユニッ
トの他の係数入力端子とが接続され、 ｎ個の入力信号側と上記（ｎ×ｍ）個の乗算信号の入力
側との間に複数個の第３のセレクタが設けられ、 上記ｍ個のFIRユニットの夫々の上記第１の加算信号出
力端子と上記第２の加算信号出力端子とが第４のセレク
タの入力側に接続され、 上記第４のセレクタの出力信号が第５のセレクタにより
選択的に加算されて出力信号側に導かれ、 上記選択手段及び上記第１〜第５のセレクタが制御され
ると共に、上記係数入力端子及び上記係数出力端子を通
じて所望の係数が与えられることを特徴とするディジタ
ル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090054A JP2884571B2 (ja) | 1988-04-12 | 1988-04-12 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090054A JP2884571B2 (ja) | 1988-04-12 | 1988-04-12 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261014A JPH01261014A (ja) | 1989-10-18 |
| JP2884571B2 true JP2884571B2 (ja) | 1999-04-19 |
Family
ID=13987877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090054A Expired - Fee Related JP2884571B2 (ja) | 1988-04-12 | 1988-04-12 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884571B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4982080B2 (ja) * | 2005-12-16 | 2012-07-25 | パナソニック株式会社 | デジタルフィルタ |
| JP6474246B2 (ja) * | 2014-12-09 | 2019-02-27 | ローム株式会社 | オーディオ信号処理回路、車載用オーディオ装置、オーディオコンポーネント装置、電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162120A (ja) * | 1982-03-23 | 1983-09-26 | Toshiba Corp | トランスバ−サルフイルタ |
| JPS6348079A (ja) * | 1986-08-15 | 1988-02-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01126819A (ja) * | 1987-11-12 | 1989-05-18 | Matsushita Electric Ind Co Ltd | ディジタル信号処理装置 |
-
1988
- 1988-04-12 JP JP63090054A patent/JP2884571B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01261014A (ja) | 1989-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5258939A (en) | Fold and decimate filter architecture | |
| US4703447A (en) | Mixer controlled variable passband finite impulse response filter | |
| JP2544326B2 (ja) | ディジタルフィルタ | |
| JPH0370411B2 (ja) | ||
| JPH0828649B2 (ja) | ディジタルフィルタ | |
| AU724637B2 (en) | Decimation method and decimation filter | |
| JP2884571B2 (ja) | ディジタル信号処理回路 | |
| US6938063B2 (en) | Programmable filter architecture | |
| JPH10509011A (ja) | 改良されたディジタルフィルタ | |
| JPH0322725B2 (ja) | ||
| JPH08162906A (ja) | ディジタル信号処理装置 | |
| JPH0555875A (ja) | デイジタルフイルタ | |
| CN1672327B (zh) | 数据处理电路 | |
| JP3243831B2 (ja) | Ｆｉｒ型フィルタ | |
| JPH0575394A (ja) | デイジタルフイルタ及びデイジタル信号処理システム | |
| KR840001405A (ko) | 디지탈 유한 임펄스 응답휠터 및 프로그램어블유한 임펄스 응답휠터 | |
| JPH08335850A (ja) | 簡易デジタルフィルタ | |
| JP2590291B2 (ja) | 切換型ｉｉｒフィルタ | |
| JP2939811B2 (ja) | ディジタルフィルタ | |
| JPS62284512A (ja) | デイジタルフイルタ | |
| JPS58177027A (ja) | デイジタルフイルタ | |
| JP2001077669A (ja) | Ｆｉｒディジタルフィルタ | |
| JPH02119306A (ja) | ディジタルフィルタ | |
| JP2864828B2 (ja) | ウエーブレット変換装置 | |
| JPH0514445B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |