JPH01126819A

JPH01126819A - ディジタル信号処理装置

Info

Publication number: JPH01126819A
Application number: JP62286064A
Authority: JP
Inventors: Kunitoshi Aono; 邦年青野; Maki Toyokura; 真木豊蔵
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1989-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、直交変換、特に離散コサイン変換（以下、Ｄ
ｉｓｃｒｅｔｅ　Ｃｏ５１ｎｅ　Ｔｒａｎｓｆｏｒｍ；
　Ｄ　ＣＴと記す）を用いた画像信号の帯域圧縮、伸張
、およびフィルタリングを行う、ディジタル信号処理装
置に関するものである。

従来の技術画像信号は音声信号に比へ、信号帯域が約１０００倍広
く、そのサンプリング周波数は、数十ＭＨｚに及ぶもの
もある。また画像信号は２次元のデータ構造を持ち、デ
ータ量が膨大である。そのため、ディジタル画像信号処
理装置には、高速性が強く要求されている。

例として、ここで画像信号処理でよく用いられる非巡回
型フィルターと、ＤＣＴについて簡単に説明する。

画像信号処理では、　（１）式で表されるトランスバー
サルフィルターが多用される。

Ｇ（ｘ）：ＩＷｚ−Ｆ（ｘ＋ｚ）　　　−・・−１１）
Ｆ（Ｘ）；入力Ｇ（Ｘ）；出力Ｗｉ　；荷重係数ｎ　；タップ数これは一般に、畳み込み演算と呼ばれるものである。今
、フィルターのタップ数を高々９タツプとして、このフ
ィルターを実時間で実現するためには、１画素のサンプ
リング期間内に、９回の乗算と８回の加算を行わなけれ
ばならない。サンプリング周期を、１００ｎＳとしても
、非常に高速の乗算器と加算器が必要となる事かわかる
。

（１）式は、１次元のフィルターであるが、２次元の場
合は、　（２）式のようになり、取り扱うデータ量が増
えるにつれて更に高速性が要求されるものである。

Ｇ（ｘ、い：’Ｅ、　’Ｅ、　ＷＺ　ｊ　・Ｆ（ｘ＋ｚ
　、ｙ＋７　）　−−（２）Ｆ　（Ｘ　＋　ｙ）　：入
力Ｇ　（Ｘ　＋　Ｙ）　：出力ｗニア；荷重係数ｎ、ｍ；　タップ数次に、１次元ＤＣＴについては、一般に（３）式で表さ
れる。

ＵＫ　＝　１／２　（Ｋ＝Ｏ）ＵＫ　＝　１　　　（Ｋ＝１，２．・・・・・・、Ｎ−
１）ｆｎ；　入力ＦＫ；　出力Ｎ；　次数（３）式を、Ｎ＝４として書き直すと以下の様なマトリ
クス演算式となる。

＝　［Ｆ　ｆ！、Ｆ　＋　、Ｆ　２．Ｆ　３コ今、デー
タの大きさを、８画素とすると、１次元のＤＣＴを実時
間で実現するには、マトリクス演算による直接計算法は
、８画素のデータが入力される間に、６４回の乗算と５
６回の加算を行わなければならない。

２次元ＤＣＴは、１次元ＤＣＴを、横方向と縦方向に繰
り返して適用すれば実現されるが、より高速性が必要で
あることは言うまでもない。

発明が解決しようとする問題点近年画像信号処理用の高速デバイスが種々発表されてい
る。しかしながら、これらのデバイスを用いても、以上
で述へたように、ディジタル画像信号処理を実時間で実
現することはかなり困難である。またディジタル画像信
号処理を高速化するために、パイプライン構成の専用装
置がよく用いられているが、機能が限定されやすく且つ
非常に高価なものになる。

本発明は、従来の問題点に鑑み、データをメモリーに格
納された係数データにより乗算器で重み付けし、該乗算
器の出力を累算器で累算する積和演算器を複数個接続し
て、パイプラインによる並列演算を行わしめるディジタ
ル信号処理装置を構成することを目的としている。

問題点を解決するための手段本発明は、データをメモリーに格納された係数データｔ
こより乗算器で重み付けし、該乗算器の出力を累算器で
累算する積和演算器を複数個接続して、パイプラインに
よる並列演算を行わしめるディジタル信号処理装置にお
いて、前記累算器が、加算器とレジスタと第１の選択回
路を有し、加算器の一方の入力に同一積和演算器内の乗
算器の出力が入力され、他方の入力には前記第１の選択
回路を介して同一積和演算器内のレジスタの出力もし　
くは下位の積和演算器内のレジスタの出力のどちらか一
方が選択的に入力されて加算され、該加算器の出力は同
一積和演算器内のレジスタに入力されるよう構成され、
前記第１の選択回路により複数の積和演算器で構成され
る並列演算回路内のデータの流れを切り替えるよう制御
する事を特徴とするディジタル信号処理装置である。

作用本発明は上記した構成により、複数の積和演算器による
並列演算回路のデータの流れを切り替えることで、パイ
プライン演算の構成を再構成することができる。よって
同一の演算回路で、畳み込み演算やマトリクス演算など
の異なる演算が可能となり、かつ超高速演算が容易に実
現できるものである。

また本発明をＬＳＩ等で実現する場合、拡張性に優れた
ＬＳＩが実現できるものである。

実施例第１図に本発明によるディジタル信号処理装置の一実施
例のブロック図を示す。

第１図において点線で示す１〜９のブロックは、同一の
構成を持つ９個の積和演算器であり、１が最下位の積和
演算器、９が最上位の積和演算器に位置するよう配置さ
れている。

そして３つの入力ポート１１，１２．１３から、それぞ
れ入力レジスタ１４，１５．１６を介して内部ににデー
タが入力される。さらに入力ポート１２から入力された
データは、３段の遅延回路１７を介して、入力ポート１
３から入力されたデータは、６段の遅延回路１８を介し
て、各積和演算器１〜９に供給される。

各積和演算器１〜９は、各々乗算器２０、加算器２１、
メモリー２２、選択回路２３，２４、レジスタ２５〜２
８、出力回路２９、制御回路３０により構成されており
、入カポ−）１１，１２゜１３から入力されるデータの
１つが選択回路２４で選択される。このデータと、メモ
リーに格納された係数データがレジスタ２５を介した後
、乗算器２０て乗算される。乗算器の出力は、レジスタ
２６を介して加算器２１に入力される。加算器２１の他
方の入力には、同一積和演算器１〜９内のレジスタ２７
のデータまたは下位の積和演算器１〜８内のレジスタ２
７のデータが、選択回路２３により選択されて入力され
る。ここで最下位の積和演算器ｌ内の加算器２１には、
同一積和演算器内のレジスタ２７のデータまたは入力ポ
ート１１より入力されるデータが、選択回路２３により
選択されて入力されるものである。

そして各積和演算器１〜９のレジスタ２７のデータは、
さらにそれぞれレジスタ２８、出力回路２９を介して、
同一の出力レジスタ３１に入力された後、出力ポート３
２より出力される。

以上、簡単に第１図の構成を説明したが、以下実施例を
もとに、動作の説明をする。

本発明において構成される複数の積和演算器１〜９によ
る並列演算器は、各積和演算器１〜９内の選択回路２３
．２４の選択状態および出力回路２９の開閉を、制御回
路３０により制御することで、データ・パスの切り替え
が可能なパイプライン演算器として動作するものである
。データ・パスの切り替えにより、従来例で述べたフィ
ルターやＤＣＴを行う畳み込み演算やマトリクス演算が
パイプラインにより高速に実行できる。フィルターやＤ
ＣＴに適用した場合に、その動作を説明するため、第１
図において選択回路２３．２４および出力回路２９で活
性化されないデータ・パスを削除し、有効なデータ・パ
スのみを残して第１図を書き直したものが第２図から第
４図である。ここで、第２図は１次元フィルターに、第
３図は２次元フィルターに、第４図はＤＣＴに各々適用
する場合の動作を説明するために必要なデータ・パスの
みを示した構成ブロック図である。

第２図は１次元９タツプフイルターとしての使用例であ
る。このときは、各積和演算器１〜９の選択回路２４は
すべて同一の入力ポート１１からのデータを選択し、選
択回路２３はそれぞれ下位の積和演算器１〜８のレジス
タ２７のデータを選択するよう制御される。ただし最下
位の積和演算器１の選択回路２３は、０”を選択する。

そして最上位の積和演算器９の出力回路１１のみが開か
れ、そこから出力が取りだされるものである。

この構成においては、各メモリー２２にフィルターの各
係数が一つずつ割り当てられる。すなわち一つの積和演
算器１〜９が一つのフィルターのタップに相当し、入力
信号が各乗算器２０で係数による重み付けがなされる。

各乗算器２０の出力は、レジスタ２６で一度ラッチされ
て加算器２１に送られる。一方各加算器２１は、それぞ
れレジスタ２７を介して縦続接続され、順次加算が行わ
れる。すなわち、　（１）式で示した１次元フィルター
の演算が行われることになる。ここで各構成要素は、す
べてクロック毎に動作し、パイプラインにより一定の遅
延の後データの入力毎に出力が得られる。

９タツプ以下のフィルターは、同様の方法で自由に構成
することができる。次に、９タップ以上のフィルターを
構成する場合には、第１図の装置を複数もちいる。この
とき、下位の装置の出力を上位の装置の入力ポート１１
２選択回路２３を介して上位の装置の中で最下位の積和
演算器１の加算器２１に入力し、上位の装置は入力ポー
ト１２もしくは入力ポート１３より入力データを取り込
めば、遅延回路１７もしくは遅延回路１８により、上位
、下位の装置間のデータ転送による遅延が相殺されるこ
とになり、拡張が容易に行える。

また、第３図は２次元（３ｘ３）フィルターとしての使
用例である。このときは、３ライン分の入力データが入
カポ−）１１，１２．１３よりそれぞれ入力される。そ
して入力ポート１１のデータは積和演算器１．　２．　
３の選択回路２４で選択され、入力ポート１２のデータ
は積和演算器４゜５．６の選択回路２４で選択され、入
力ポート１３のデータは積和演算器？、　　８．　９の
選択回路２４で選択される。各積和演算器１〜９の選択
回路２３は１次元フィルターのときと同様に、下位の積
和演算器１〜８のレジスタ２７のデータを選択し、最上
位の積和演算器９の出力回路１１のみが開かれる。

２次元（３ｘ　３）フィルターとして第３図のように構
成すれば、遅延回路１７および１８により、２次元デー
タが擬似的に１次元データに変換されたことになり、１
次元フィルターと同じ手法で計算が可能になり、　（２
）式がパイプラインで高速に演算される。

２次元フィルターの拡張は、上記のようとこ２次元デー
タを１次元に変換すれば、１次元フィルターの拡張と同
様にして実現できる。

第４図は１次元８タツプＤＣＴとしての使用例である。

この時は、８個の積和演算器１〜８を用い、　（３）式
のマトリクス演算を行う。各積和演算器１〜８の選択回
路２４は入力ポート１１からのデータを選択し、選択回
路２３は同一の積和演算器１〜８内のレジスタ２７のデ
ータをそれぞれ選択し通常の累算器の構成をとる。ここ
で各積和演算器１〜８のメモリー２２にはＤＣＴのマト
リクス係数が分割して記憶されており、各積和演算器１
〜８がマトリクス演算の各行列を分担して同時に実行す
る。同時に得られる演算結果は、それぞれレジスタ２８
に蓄えられ、出力回路２９を順番に開くことにより順次
出力される。レジスタ２８を設けたことにより、演算と
データ出力を同時に行うことができパイプライン処理が
可能となる。

ＤＣＴの拡張はこの装置を複数用い、出力回路２９の開
閉を拡張したタップ数に応じて制御すれば容易に実現で
きる。

発明の詳細な説明したように本発明によれば、並列接続された積和
演算器のデータ・バスを任意に切り替えることによりパ
イプライン演算器の演算機能を向上させ、超高速で多機
能なディジタル信号処理装置が実現できる。また本発明
のディジタル信号処理装置をＬＳＩ等で実現する場合、
拡張性に優れたものになる。

【図面の簡単な説明】

第１図は本発明のディジタル信号処理装置の一実施例の
構成ブロック図、第２図は同装置を１次元フィルターに
適用する場合の動作を説明するための構成ブロック図、
第３図は同装置を２次元フィルターに適用する場合の動
作を説明するための構成ブロック図、第４図は同装置を
ＤＣＴに適用する場合の動作を説明するための構成ブロ
ック図である。１〜９・・・積和演算器、１１〜１３・・・入力ポート
、１４〜１６・・−入力レジスタ、１７．１８・・・遅
延回路、２０・−・乗算器、２１・・・加算器、２２・
・・メモリー、２３．２４・・・選択回路、２５〜２８
・・・レジスタ、２９・・・出力回路、３０・・・制御
回路、３１・・・出力レジスタ、３２・・・出力ポート
。

Claims

【特許請求の範囲】

（１）データをメモリーに格納された係数データにより
乗算器で重み付けし、該乗算器の出力を累算器で累算す
る積和演算器を複数個接続して、パイプラインによる並
列演算を行わしめるディジタル信号処理装置において、
前記累算器が、加算器とレジスタと第１の選択回路を有
し、加算器の一方の入力に同一積和演算器内の乗算器の
出力が入力され、他方の入力には前記第１の選択回路を
介して同一積和演算器内のレジスタの出力もしくは下位
の積和演算器内のレジスタの出力のどちらか一方が選択
的に入力されて加算され、該加算器の出力は同一積和演
算器内のレジスタに入力されるよう構成され、前記第１
の選択回路により複数の積和演算器で構成される並列演
算回路内のデータの流れを切り替えるよう制御する事を
特徴とするディジタル信号処理装置。
（２）各々の積和演算器が第２の選択回路を有し、該第
２の選択回路により複数のデータ入力ポートから入力さ
れるデータの一つを選択して乗算器に入力すると共に、
前記データ入力ポートの一つから入力されるデータが、
最下位の積和演算器の加算器にも第１の選択回路を介し
て入力され、更に各々の積和演算器の出力が出力回路を
介して同一のデータ出力ポートに接続され、出力回路の
開閉により、所望の積和演算器の出力が取り出せるよう
制御されることを特徴とする特許請求の範囲第１項記載
のディジタル信号処理装置。
（３）３個のデータ入力ポートを有し、第１の入力ポー
トは、各積和演算器の第２の選択回路と最下位の積和演
算器の第１の選択回路に接続され、第２、第３の入力ポ
ートは、それぞれ遅延回路を介して各積和演算器の第２
の選択回路に接続されることを特徴とする特許請求の範
囲第１項あるいは第２項記載のディジタル信号処理装置
。