JPH0322725B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルフイルタに関し、特に係数
が対称な非巡回型デイジタルフイルタに用いて最
適なものである。

デイジタル化されたアナログ信号をそのサンプ
ル周期ごとに複数回遅延して複数個の遅延信号を
形成し、これらの遅延信号の夫々に係数を掛けて
加算して、帯域分離、帯域制限等の処理を施した
デイジタル信号を得るようにしたデイジタルフイ
ルタが知られている。このようなデイジタルフイ
ルタでは、遅延段数が多くなると、１枚の基板に
処理回路をマウントすることができなくなり、複
数の基板に回路を分配しなければならなくなる。

本発明は、１枚の基板またはICチツプにデイ
ジタルフイルタの基本ブロツクを収容させて、こ
の基本ブロツクを複数個結合してフイルタ回路の
全体を構成し得るようにすることを目的とする。
本発明のデイジタルフイルタは、第一、第二及び
第三の入力端子と、第一、第二及び第三の出力端
子と、上記第一の入力端子と第一の出力端子との
間に接続された第一の遅延素子列と、上記第二の
入力端子と第二の出力端子との間に接続された第
二の遅延素子列と、上記第一の遅延素子列の所定
出力を上記第二の遅延素子列の所定入力に選択的
に接続するよう動作するセレクタ回路と、これら
第一及び第二の遅延素子列を構成する個々の遅延
素子の出力に所定の係数を掛けて加え合わせる演
算処理を行う演算回路と、上記第三の入力端子及
び上記演算回路と上記第三の出力端子との間に接
続され、上記第三の入力端子の入力と上記演算回
路の出力を加算し上記第三の出力端子に出力する
伝達回路とでもつてフイルタの基本ブロツクが構
成され、この基本ブロツクを復数縦列結合して所
要の遅延段数を得る様にするとともに、上記復数
縦列結合した最終段の上記基本ブロツクにおいて
上記セレクタを動作させるようにしたことを特徴
とする。

以下本発明の実施例を従来技術と共に説明す
る。

第１図は従来から知られている一般的なデイジ
タルフイルタの回路図である。入力のデイジタル
信号ｘは遅延素子列D_Tによつてビツトごと（サ
ンプル周期ごと）に遅延され、入力信号x_o及び遅
延して得られた遅延信号x_o-1、x_o-2………（n_-1、
n_-2………はｎ番目ビツトよりも１ビツト、２ビ
ツト……前の情報の意味）の夫々に対して係数
a_o、a_o-1、a_o-2………が掛算器M_o、M_o-1、M_o-2
………によつて掛けられた後、加算器１で加算さ
れて出力信号ｙが得られる。第１図は７段（７タ
ツプ）の非巡回型フイルタの場合で、係数は対称
形であつて、係数a_o-2＝a_o-4、a_o-1＝a_o-5、a_o＝
a_o-6となつているものとする。

第２図は第１図のフイルタにおける掛算係数の
対称性を利用して、同一係数の掛算を共通の掛算
器で行うようにしたものである。すなわち、同一
係数が掛けられる一組の遅延信号を加算器A_o、
A_o-1………で加え合わせてから掛算器M_o、M_o-1
………に送つている。

第１図または第２のフイルタ回路を複数に基本
ブロツクに分けて、夫々をプリント基板に設け、
全体の回路が構成されるように各プリント基板間
を結合するようにした場合、各基板ブロツクが同
一回路で構成され、また各基本ブロツク間の結合
が簡単に言われるように工夫が必要である。特
に、第１図及び第２図のフイルタ回路をそのまま
複数の基本ブロツクに分割すると、フイルタ全体
の遅延段数の違い（奇数段、偶数段）があるた
め、同一の基本ブロツクで構成することは困難に
なる。

第３図は本発明の一実施例を示すデイジタルフ
イルタの基本ブロツク１０の回路図である。この
ブロツクは一つのプリント基板またはICチツプ
上に構成される。遅延段数は片道４段（往復で８
段）であつて、第４図のように３個の基本ブロツ
ク１０−１，１０−２，１０−３を縦列結合する
ことによつて、遅延段数が２４の直線位相形デイ
ジタルフイルタが構成される。

第３図のように入力デイジタル信号は端子１１
から遅延素子１２に与えられ、更にその出力が４
つの遅延素子１３−１〜１３−４を通つて端子１
４に導出される。この端子１４の出力は次段の入
力（第３図の端子１１に相当する）に与られる。
次段からの帰路信号は端子１５に与えられ、４つ
の遅延素子１６−１〜１６−４によつて遅延され
る。この帰路遅延回路の出力は遅延素子１６−４
の前（遅延素子１６−３の出力）から取り出さ
れ、端子１７から前段の入力（第３図の端子１５
に相当する）に戻される。なお第４図の終端ブロ
ツク１０−３以外のブロツク１０−１，１０−２
においては、第３図のセレクタ１８が端子１９に
与えられる制御信号ｊ（高レベル“１”または低
レベル“０”）によつてＡ入力側に接続され、遅
延素子１６−１の出力と遅延素子１６−２の入力
と結合される。

各遅延素子１２、１３−１〜１３−４，１６−
１〜１６−４はシフトレジスタまたはラツチ回路
（Ｄ型フリツプフロツプ）等で構成され、これら
の出力のうちの一対の同一の係数を掛けるべき出
力が、第２図と同じように加算器２１−１〜２１
−４によつて互に加算され、各加算出力はラツチ
回路２２−１〜２２−４を経て掛算器２３−１〜
２３−４に与えられる。これらの掛算器２３−１
〜２３−４では所定の係数a_n，a_n+1，a_n+2，a_n+3
の掛算が行われ、夫々の掛算出力は、ラツチ回路
２４−１〜２４−４、加算器２５−１，２５−
２、ラツチ回路２６−１，２６−２及び加算器２
７から成る樹形の加算回路で一つに加え合わされ
る。

加算器２７の出力は、端子２８に与えられる前
段ブロツクからの演算出力（加算器２７の出力に
相当する）と加算器２９で加え合わされ、新たな
演算出力としてラツチ回路３０を介して端子３１
に導出される。加算器２９及びラツチ回路３０
で、入力端子２８からの入力を加算器２７の出力
と加え合わせて端子３０に導出する伝達回路が構
成されている。

ラツチ回路３０は加算器２９の出力を次段に転
送するために必らず必要であり、これによつて処
理信号が１ビツトの遅延を生ずる。この遅延分を
補正するために、第３図の端子１１に与えられる
入力信号は、遅延素子１２（ラツチ回路）を１段
通してから遅延素子列１３−１〜１３−４に与え
られる。これによつて第３図の基本ブロツクの出
力側のラツチ回路３０による遅延分が入力側の遅
延素子１２による遅延でもつて補償（バランス）
される。また帰路側の遅延素子列１６−１〜１６
−４の出力は、既述の如く、１段前の素子１６−
３の出力から端子１７に導出され、前段ブロツク
に戻される。このため遅延系においては、往路側
の入力部の遅延素子１２で遅れた分が、帰路側の
１段前の出力取出しによつて相殺されるから、基
本ブロツク単体での余分な遅延量は無くなり、実
質的に往路４段、復路４段の遅延と等価する。

第３図の基本ブロツクが最終段のブロツクに用
いられる場合には、遅延素子１３−４の入力Ａと
出力Ｂとの何れかを選択するセレクタ３２及びこ
のセレクタ３２の出力Ｂと遅延素子１６−１の出
力Ａとの何れかを選択するセレクタ１８によつ
て、往路側及び復路側の遅延素子列の末端結合が
行われる。セレクタ３２は端子３３に与えられる
制御信号ｋでもつて動作され、またセレクタ１８
は、既述の如く端子１９に与えられる制御信号ｊ
でもつて動作される。

第５図は奇数段のデイジタルフイルタの掛算係
数の配列を示すグラフである。このタイプのフイ
ルタでは、中央の係数a₀を中心として、a₁＝a_-1、
a₂＝a_-2………のような対称形の係数配列となる。
第３図の基本ブロツクを第４図のように縦列接続
してこのタイプのフイルタを構成する場合、第４
図の終端のブロツク１０−３においては、第３図
のセレクタ３２が制御信号ｋ（高レベル“１”ま
たは低レベル“０”）によつてＡ側に接続され、
またセレクタ１８が制御信号ｊによつてＢ側に接
続される。この結果、往路の遅延素子１３−３の
出力と復路の遅延素子１６−２の入力とが結合さ
れる。

この場合、最終端の掛算器２３−１の係数a_n
として第５図の中央の係数a₀が与えられるが、同
一の入力信号を有する加算器２１−１によつて上
記掛算器２３−１の入力が２倍になつているか
ら、実際の係数としてa₀／２をa_nに与える。な
お、例えば｜a₀｜が0.5〜１で、a₀以外の絶対値
が0.5以下であれば、………a_-2，a_-1，a₀／２，
a₁，a₂………の係数列の全体を２倍にして演算製
度を高めることができる。

次に第６図は偶数段のデイジタルフイルタの掛
算係数の配列を示すグラフである。このタイプの
デイジタルフイルタでは、中央の２つの係数がa₀
が同一であり、他はa₁＝a_-1，a₂＝a_-2………のよ
うに対称形になつている。このフイルタを構成す
る場合には、第３図のセレクタ３２がＢ側に切換
えられまたセレクタ１８がＢ側に切換えられる。
この結果、遅延素子１３−４の出力と遅延素子１
６−２の入力とが結合される。そして遅延素子１
３−４の入力と出力とが加算器２１−１で加えら
れ、掛算器２３−１でa_n＝a₀として係数掛算が行
われる。

なお上述の実施例では、遅延段数が往路４段、
復路４段の基本ブロツクを構成したが、任意段数
（例えば往路２段、復路２段）で構成することが
できる。往路と復路との遅延段数の和が2Nの場
合には、往路Ｎ＋１段、復路Ｎ−１段（±１は既
述の遅延補正分）で前後及び後段との結合を行え
ばよい。

本発明は上述の如く、同一の基本ブロツクを複
数個縦列接続して高次のデイジタルフイルタを構
成し得るようにしたので、基本ブロツクの量産化
が可能であり、より低価格のデイジタルフイルタ
を作ることができる。また最終段の基本ブロツク
の往路及び復路の遅延素子列の夫々の後端側の結
合状態を変えることにより、遅延段数が偶数及び
奇数のデイジタルフイルタを簡単に構成すること
ができる。

【図面の簡単な説明】

第１図は従来から知られている一般的なデイジ
タルフイルタの回路図、第２図は第１図の回路で
同一係数の掛算を同一の掛算器で行うようにした
従来から知られているデイジタルフイルタの回路
図である。第３図は本発明の実施例を示すデイジ
タルフイルタの基本ブロツクを示す回路図、第４
図は基本ブロツクの接続態様の一例を示すブロツ
ク回路図、第５図及び第６図は夫々フイルタの掛
算係数の配列のタイプを示すグラフである。 なお図面に用いられている符号において、１０
…基本ブロツク、１３−１〜１３−４，１６−１
〜１６−４…遅延素子、１８…セレクタ、２１−
１〜２１−４…加算器、２３−１〜２３−４…掛
算器、２５−１，２５−２…加算器、２７…加算
器、２９…加算器、３２…セレクタ、である。

Claims (1)

【特許請求の範囲】
1. １ 第一、第二及び第三の入力端子と、第一、第
   二及び第三の出力端子と、上記第一の入力端子と
   第一の出力端子との間に接続された第一の遅延素
   子列と、上記第二の入力端子と第二の出力端子と
   の間に接続された第二の遅延素子列と、上記第一
   の遅延素子列の所定出力を上記第二の遅延素子列
   の所定入力に選択的に接続するよう動作するセレ
   クタ回路と、これら第一及び第二の遅延素子列を
   構成する個々の遅延素子の出力に所定の係数を掛
   けて加え合わせる演算処理を行う演算回路と、上
   記第三の入力端子及び上記演算回路と上記第三の
   出力端子との間に接続され、上記第三の入力端子
   の入力と上記演算回路の出力を加算し上記第三の
   出力端子に出力する伝達回路とでもつてフイルタ
   の基本ブロツクが構成され、この基本ブロツクを
   復数縦列結合して所要の遅延段数を得る様にする
   とともに、上記復数縦列結合した最終段の上記基
   本ブロツクにおいて上記セレクタを動作させるよ
   うにしたことを特徴とするデイジタルフイルタ。