KR960002392B1

KR960002392B1 - 입력가중형 트랜스버셜필터

Info

Publication number: KR960002392B1
Application number: KR1019910010770A
Authority: KR
Inventors: 다카시 마키노
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1990-06-28
Filing date: 1991-06-27
Publication date: 1996-02-16
Also published as: JPH0458608A; DE69121987T2; EP0464678A2; JPH0834406B2; EP0464678B1; DE69121987D1; US5166895A; KR920001829A; EP0464678A3

Abstract

내용 없음.

Description

입력가중형 트랜스버셜필터

제1도는 본 발명의 1실시예를 나타낸 것으로, 탭연산부를 나타낸 구성도.

제2도는 탭연산부를 구체적으로 나타낸 회로구성도.

제3도는 입력가중형 트랜스버셜피터를 나타낸 구성도.

제4도는 제3도에 나타낸 입력가중형 트랜스버셜필터를 캐스캐이드 접속시킨 상태를 나타낸 구성도.

제5도는 제4도의 동작을 설명하기 위해 나타낸 도면.

제6도는 종래의 트랜스버셜필터를 나타낸 구성도.

제7도는 제6도의 하드웨어구성을 나타낸 도면.

제8도는 제7도의 탭연산부를 나타낸 구성도.

제9도는 제8도에 나타낸 트랜스버셜필터의 동작을 설명하기 위해 나타낸 도면.

제10도는 제8도에 나타낸 파이프라인형 승산기를 나타낸 회로구성도.

* 도면의 주요부분에 대한 부호의 설명

50,51,52 : 탭연산부 50a : 전가산기어레이

50b : 파이프라인레지스터 50c : 가산기

Ci : 계수데이터 TF1,TF2,TF3 : 트랜스버셜필터

{X(i)} : 표본화계열신호 {Y(I)} : 데이터계열신호

[산업상의 이용분야]

본 발명은 영상신호나 음성신호 등의 디지탈신호를 실시간에서 필터연산처리하는 입력가중형 트랜스버셜필터에 관한 것이다.

[종래의 기술 및 그 문제점]

제6도는 종래 6탭의 입력가중형 트랜스보셜필터를 나타낸 것으로, 이 트랜스버셜필터에 있어서 입력단자(1)에는 주기(T)마다 샘플링되어 표본화된 표본화계열신호{X(i)}가 공급되고, 이 표본화계열신호{X(i)}는 6개의 계수기(10∼15)에 공급되는데, 상기 계수기(10∼14)에서는 입력신호로서의 표본화계열신호{X(i)}에 대해 계수 (C0∼C4)를 승산해서 그 결과를 각각 가산기(20∼24)에 공급하고, 상기 계수기(15)는 입력신호에 계수(C5)를 승산해서 그 출력을 지연시간(T)을 갖춘 지연소자(34)에 공급한다.

상기 가산기(20∼24)는 지연소자(30∼34)와 교대로 되도록 직력접속되어 있는데, 여기서 상기 가산기(20)의 출력신호는 자연소자(4)를 매개로 출력단자(2)로 출력되고, 상기 지연소자(30∼34 및 4)는 클록신호(CK)에 의해 구동되고 있다.

상기 트랜스버셜필터의 가산기(20)로부터 출력되는 계열신호{Y(i)}는

Y(i)＝C(j)X(i-j) ………………………………………………(1)

로 표시된다. 이 계열신호{Y(i)}를 지연소자(4)에서 T기간 유지시킨 것이 상기 트랜스버셜필터의 최종적인출력신호로 된다.

제7도는 상기 트랜스버셜필터의 실제의 하드웨어구성을 나타낸 것으로, 상기 트랜스버셜필터는 복수의 탭연산부(41)에 의해 구성되어 있다.

제8도는 제7도에 나타낸 탭연산부(41)의 구성을 나타낸 것으로, 파이프라인형 승산기(42)와 가산기(43)의 상호간에는 계수기로서의 파이프라인형 승산기(42)의 연산속도를 고려해서 예컨대, 시프트레지스터에 의해 구성된 지연소자(44)가 설치되어 있다. 상기 탭연산부(41)에서는 파이프라인형 승산기(42)에 있어서 표본화계열신호{X(i)}와 계수(Ci)가 승산된 결과를 지연소자(44)에서 클록신호(CK)에 동기해서 유지하고, 가산기(43)에서 전단의 탭연산부(도시되지 않았음)로부터 출력된 계열신호{Y(i-1)}를 가산해서 지연소자(45)에 의해 소정시간 지연시켜 계열신호{Y(i)}를 출력하고 있다.

제9도는 제7도에 나타낸 트랜스버셜필터의 타이밍챠트를 나타낸 것이고, 제10도는 제8도에 나타낸 파이프라인형 승산기(42)의 일례를 나타낸 것으로, 이는 표본화계열신호{X(i)}가 5비트, 계수(Ci)가 5비트인 경우를 나타내고 있다.

제10도에 있어서, 파이프라인형 승산기(42)는 반가산기(HA)와 전가산기(FA)에 의해 구성되고, 표본화계열신호{X(i)}와 계수를 승산하는 승산부(42a)와, 복수의 시프트레지스터에 의해 구성된 파이프라인용 지연회로(42b) 및 이 지연회로(42a)를 구성하는 시프트레지스터(R25∼R32)의 출력을 가산하는 반가산기(H15)와 전가산기(F37∼F39)에 의해 구성된 가산기(42c)에 의해 구성되어 있다.

그러나, 상기 구성의 탭연산부(1)는 파이프라인형 승산기(42)내에 지연회로(42b)를 갖춤과 더불어 상기 파이프라인형 승산기(42)의 출력을 지연하는 지연소자(44)를 갖추고 있다. 따라서, 이 회로를 집적회로화한 경우, 지연소자를 구성하는 시프트레지스터의 수가 많기 때문에 칩의 면적이 커지게 되어 제조단가가 상승하게 된다는 문제가 있다.

또, 시프트레지스터의 수가 많기 때문에 상기 트랜스버셜필터를 복수개 캐스캐이드 접속시킨 경우, 시스템지연량이 증대되고, 이를 회피하기 위해 후단의 트랜스버셜필터에서 불필요한 전가산기를 필요로 하는 것으로 되고 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 집적회로화된 경우, 칩면적이 작아지고, 더욱이 시스템 지연량이 적은 입력가중형 트랜스버셜필터를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 일정한 간격과 계수로 샘플되어진 입력신호를 승산하고, 각각 전단의 탭연산부의 출력신호를 승산의 결과에 가산하는 다수의 탭연산부(50,51,52)와 ; 각각 상기 탭연산부(50,51,52)중 인접하는 하나 사이에 삽입되는 다수의 지연회로(56,57,58,59)를 구비하여 구성되고, 상기 각 탭연산부(50,51,52)가, 상기 샘플된 입력신호(a)와 계수(C0∼C5)를 동시에 승산함과 더불어 전단의 지연회로(58,57,56)의 출력신호를 가산하는 전가산기어레이(50a,51a,52a)와, 이 전가산기어레이(50a,51a,52a)의 출력신호를 지연시키기 위한 파이프라인 지연부(50b,51b,52b) 및 이 파이프라인 지연부(50b,51b,52b)에 의해 지연된 상기 전가산기어레이(50a,51a,52a)의 출력신호를 가산하고, 상기 탭연산부(50,51,52)의 출력신호를 발생시키기 위한 가산기(50c,51c,52c)를 포함하며, 상기 파이프라인 지연부(50b,51b,52b)와 상기 지연부(56,57,58,59)가 연산동작을 위해 전단의 탭연산부에 대해 시간이 맞추어지는 것을 특징으로 한다.

(작용)

상기와 같이 구성된 본 발명은, 소정 주기마다 표본화된 표본화계열신호와 계수를 승산함과 더불어 이 승산결과에 전단의 탭연산부로부터 공급되는 데이터계열신호를 가산하고 있다. 따라서, 탭연산부내의 지연회로의 수를 삭감할 수 있기 때문에 집적회로화한 경우 칩의 면적을 축소할 수 있고, 더욱이 시스템지연량을 감소시킬 수 있게 된다.

[실시예]

이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.

제3도는 탭수가 6, 계수의 시분할다중도가 2인 경우의 트랜스버셜필터를 나타낸 것으로, 입력단자(IN1)에는 주기(T)마다 표본화계열신호 a＝{X(i)}가 입력되고, 이 표본화계열신호(a)는 탭연산부(50,51,52)에 각각 공급된다. 또, 상기 탭연산부(50,51,52)에는 선택신호(S)가 공급된 셀렉터(53,54,55)가 접속되어 있고, 이들 셀렉터(53∼55)를 매개로 계수(C0,C1 또는 C2,C3 또는 C4,C5)가 선택적으로 공급된다. 즉, 셀렉터(53)로부터는 예컨대 주기(T)의 전반(前半)의 T/2에서 C0가 공급되고, 후반(後半)의 T/2에서 C1이 공급된다. 셀렉터(54)로부터는 예컨대 주기(T)의 전반의 T/2에서 C2가 공급되고, 후반의 T/2에서 C3가 공급된다. 또, 셀렉터(55)로부터는 예컨대 주기(T)의 전반의 T/2에서 C4가 공급되고, 후반의 T/2에서 5가 공급된다.

또, 탭연산부(52)에는 입력단자(IN2)에 입력되는 입력계역신호(b)가 캐스캐이드 데이터입력부(56)를 매개로 계열신호(c)로서 공급되고, 이 캐스캐이드 데이터입력부(56)는 T/2의 지연시간이 설정된 지연소자(56a,56b)에 의해 구성되어 있다. 상기 탭연산부(52)는 표본화계열신호(a)와 계수(C4,C5)를 승산함과 더불어 계열신호(c)를 가산해서 지연소자(도시되지 않았음)에 의해 T/2 지연된 계열신호(d)를 출력하고, 이 계열신호(d )는 지연소자(57)를 구성하며, T/2의 지연시간이 설정된 지연소자(57a,57b,58c)를 매개로 탭연산부(51)에 계열신호(e)로서 공급된다. 이 탭연산부(51)는 표본화계열신호(a)와 계수(C0,C1)를 승산함과 더불어 계열신호(g)를 가산해서 지연소자(도시되지 않았음)에 의해 T/2지연된 계열신호(h)를 출력하고, 이 계열신호(h)는 캐스캐이드 데이터출력부(59)를 매개로 후단의 트랜스버셜필터(도시되지 않았음)에 공급된다.

상기 캐스캐이드출력부(59)는 T/2의 지연시간이 설정된 지연소자(59a)와 이 지연소자(59a)의 전단의 계열신호(h)를 가산하는 가산기(59b) 및 이 가산기(59b)의 출력을 T시간 지연시키는 지연소자(59c)에 의해 구성되어 있고, 상기 지연소자(59C)출력단은 출력단자(O1)에 접속되며, 상기 지연소자(59a)의 출력은 출력단자(O2)에 접속되어 있다.

그리고, 상기 탭연산부(50∼52)와 지연소자(56a∼59a)는 클록신호(CK2)에 따라 동작되고, 상기 지연소자(59c)는 클록신호(CK1)에 따라 동작된다.

제4도는 상기 구성의 트랜스버셜필터(TF1∼TFn)를 캐스캐이드 접속한 상태를 나타낸 것으로, 트랜스버셜필터(TF1,TF2)와 같이 후단의 트랜스버셜필터가 있는 경우, 출력단자(O2)를 후단의 트랜스버셜필터의 입력단자(IN2)에 접속하고, 트랜스버셜필터(TFn)와 같이 최종단의 경우 출력단자(O1)를 사용한다.

제1도는 상기 탭연산부의 구성을 나타낸 것으로, 탭연산부(50∼52)는 모두 동일 구성이기 때문에 탭연산부(50)에 대해 그 구성을 설명한다.

상기 탭연산부(50)는 전가산기(F.A.)어레이(50a)와, 파이프라인 레지스터(50b) 및 가산기(50c)에 의해 구성되어 있다. 상기 전가산기어레이(50a)는 표본화계열신호{X(i)}와 계수(Ci)를 승산함과 더불어 데이터 계열신호{y(i-1)}를 가산하고, 클록신호(CK2)에 따라 연산결과를 파이프라인 레지스터(50b)로 전송하며, 이 파이프라인 레지스터(50b)의 각 출력을 가산기(50c)에서 가산해서 이 가산결과를 데이터계열신호{P(i)}로서 출력한다.

제2도는 상기 탭연산부(50)의 구체적인 구성을 나탄낸 것으로, 이 경우 전가산기어레이(50a)를 캐리세이브가산기(CSA)방식으로 구성해서 X(i)를 X₅∼X₁의 5비트, Ci를 C₅∼C₁의 5비트, Y(i-1)를 Y₁₀∼Y₁의 10비트로 하고, 가산기(50c)를 리플캐리방식으로 구성해서 P(i)를 P₁₀∼P₁의 10비트로 하고 있다.

전가산기어레이(50a)에서는 반가산기(H1∼H4)와 전가산기(F1∼F16)에 의해 표본화계열신호{X(i)}와 계수(Ci)가 승산됨과 더불어 반가산기(H1)와 전가산기(F1,F5,F9)의 합등과 계열신호{y(i-1)}가 반가산기(H5∼H9)에 의해 가산된다. 상기 반가산기(H5∼H9) 및 전가산기(F13∼F16)의 캐리 및 합, 또 계열신호(y₁₀)는 클록신호(CK2)에 따라 파이프라인 레지스터(50b)를 구성하는 레지스터(R1∼R19)에 전송되고, 이 레지스터(R2∼R19)의 각 출력은 가산기(50c)를 구성하는 반가산기(H10) 및 전가산기(F17∼F24)에서 가산되며, 레지스터(R1) 및 전가산기(F17∼F24)의 가산결과는 계열신호{P(i)}로서 출력된다.

상기 전가산기어레이(50a)로서는 모디파이드어레이방식 등 CSA 방식을 변형한 것으로도 구성할 수 있다. 또한, 가산기(50c)도 캐리룩어헤드방식에 의해 구성하는 것도 가능하다.

제5도는 상기 트랜스버셜필터의 동작을 상세히 설명한 것으로, 셀렉터(53∼55)의 선택신호(CK1)는 주기(T)이고, 클록신호(CK2)는 주기(T/2)이다. 입력계열신호(a)는 주기(T)에서 샘플링되고, 클록신호(CK1) 및 셀렉트신호(S)에 동기해서,

X(i-3), X(I-2), X(i-1), X(i),…

로 표시되도록 데이터내용이 변화한다.

이에 대해 탭연산부(50∼52)의 내부에는 파이프라인 레지스터가 포함되어 있기 때문에 탭연산부(52)의 출력(d)는,

C4ㆍX(i-3), C5ㆍX(i-3), C4ㆍX(i-2), C5ㆍX(i-2), C4ㆍX(i-1), C5ㆍX(i-1), C4ㆍX(i), C5ㆍX(i), …

와 같은 주기(T/2)의 계열의 출력으로 된다. 단, 입력계열신호(b)로서 0을 입력한다.

또한, 탭연산부(51)의 출력(f)은,

C2ㆍX(i-3)＋C4ㆍX(i-5),

C3ㆍX(i-3)＋C5ㆍX(i-5),

C2ㆍX(i-2)＋C4ㆍX(i-4),

C3ㆍX(i-2)＋C5ㆍX(i-4),

C2ㆍX(i-1)＋C4ㆍX(i-3),

C3ㆍX(i-1)＋C5ㆍX(i-3),

C2ㆍX(i)＋C4ㆍX(i-2)

C3ㆍX(i)＋C5ㆍX(i-2)

또, 탭연산부(50)의 출력(h)은,

C0ㆍX(i-3)＋C2ㆍX(i-5)＋C4ㆍX(i-7),

C1ㆍX(i-3)＋C3ㆍX(i-5)＋C5ㆍX(i-7),

C0ㆍX(i-2)＋C2ㆍX(i-4)＋C4ㆍX(i-6),

C1ㆍX(i-2)＋C3ㆍX(i-4)＋C5ㆍX(i-6),

C0ㆍX(i-1)＋C2ㆍX(i-3)＋C4ㆍX(i-5),

C1ㆍX(i-1)＋C3ㆍX(i-3)＋C5ㆍX(i-5),

C0ㆍX(i)＋C2ㆍX(i-2)＋C4ㆍX(i-4),

C1ㆍX(i)＋C3ㆍX(i-2)＋C5ㆍX(i-4),…

와 같은 주기(T/2)의 계열의 출력을 얻을 수 있다. 이와 같이 우수탭(계수 C0,C2,C4)의출력합(ΣE)과 기수탭(계수 C1,C3,C5)의 출력합(Σ0)이 교대로 나타난다. 전체의 탭수를 증가시키기 위해 출력단자로부터는 탭연산부(50)의 출력(h)이 지연소자(59a)에서 지연된 계열신호가 출력된다.

또한, 트랜스버셜필터의 최종출력단을 구성하는 출력단자(O1)로부터는 캐스캐이드 데이터출력부(59)의 가산기(59b)에서 우수탭의 출력합(ΣE)과 기수탭의 출력합(Σ0)을 가산하고, 주기(T)동안에 지연소자(59c)에 의해 가산결과를 유지시킴으로써 원하는 출력계열신호{Y(i)}를 얻을 수 있게 된다.

상기 구성에 의하면, 탭연산부를 구성하는 전가산기어레이에 있어서, 표본화계열신호({X(i)}와 계수(Ci)를 연산함과 더불어 데이터계열신호{y(-i)}를 가산하고 있다. 따라서, 종래에 비해 시프트레지스터의 수를 삭감할 수 있기 때문에 회로를 집적화한 경우 칩면적을 감소시킬 수 있고, 제조단가의 저렴화를 도모할 수 있게 된다.

또한, 시프트레지스터의 수가 적기 때문에 트랜스버셜필터를 복수개 캐스캐이드 접속한 경우에 있어서도 시스템지연량의 증대를 회피할 수 있고, 후단의 트랜스버셜필터에 불필요한 전가산기를 추가하는 것을 회피할 수 있게 된다. 그외, 본 발명의 요지를 벗어나지 않은 범위내에서 다양한 변형이 가능한 것은 물론이다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

[발명의효과]

이상 설명한 바와 같이 본 발명에 의하면, 집적화한 경우 칩면적이 작고, 더욱이 시스템지연량이 적은 입력가중형 트랜스버셜필터를 제공할 수 있게된다.

Claims

일정한 간격과 계수로 샘플되어진 입력신호를 승산하고, 각각 전단의 탭연산부의 출력신호를 승산의 결과에 가산하는 다수의 탭연산부(50,51,52)와 ; 각각 상기 탭연산부(50,51,52)중 인접하는 하나 사이에 삽입되는 다수의 지연회로(56,57,58,59)를 구비하여 구성되고, 상기 각 탭연산부(50,51,52)가, 상기 샘플된 입력신호(a)와 계수(C0∼C5)를 동시에 승산함과 더불어 전단의 지연회로(58,57,56)의 출력신호를 가산하는 전가산기어레이(50a,51a,52a)와, 이 전가산기어레이(50a,51a,52a)의 출력신호를 지연시키기 위한 파이프라인 지연부(50b,51b,52b) 및 이 파이프라인 지연부(50b,51b,52b)에 의해 지연된 상기 전가산기어레이(50a,51a,52a)의 출력신호를 가산하고, 상기 탭연산부(50,51,52)의 출력신호를 발생시키기 위한 가산기(50c,51c,52c)를 포함하며, 상기 파이프라인 지연부(50b,51b,52b)와 상기 지연부(56,57,58,59)가 연산 동작을 위해 전단의 탭연산부에 대해 시간이 맞추어지는 것을 특징으로 하는 다수의 탭연산부에 의해 입력신호를 연속적으로 가중시키기 위한 입력가중형 트랜스버셜필터.
제1항에 있어서, 상기 탭연산부(50,51,52)가 상기 계수의 시분할 승산을 위한 셀렉터(53,54,55)를 포함하는 것을 특징으로 하는 입력가중형 트랜스버셜필터.
제1항에 있어서, 상기 전가산기어레이(50a,51a,52a)가 캐리세이브가산기를 구비하여 구성된 것을 특징으로 하는 입력가중형 트랜스버셜필터.
제1항에 있어서, 상기 지연부(56,57,58,59)와 상기 파이프라인 지연부(50b,51b,52b)가 시프트레지스터를 구비하여 구성된 것을 특징으로 하는 입력가중형 트랜스버셜필터.