DE69121987T2

DE69121987T2 - Eingangsgewichteter Transversalfilter

Info

Publication number: DE69121987T2
Application number: DE69121987T
Authority: DE
Inventors: Takashi Makino
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-28
Filing date: 1991-06-27
Publication date: 1997-02-20
Anticipated expiration: 2011-06-28
Also published as: KR960002392B1; JPH0458608A; US5166895A; EP0464678A3; DE69121987D1; KR920001829A; EP0464678B1; JPH0834406B2; EP0464678A2

Description

Die vorliegende Erfindung betrifft ein Transversalfilter mit gewichtetem Eingang zum Filtern eines abgetasteten Eingangssignals wie im Oberbegriff des Anspruchs 1 definiert. Eine derartige Einrichtung ist aus JP-A-58 198 915 (siehe auch die Patent Abstracts of Japan, Vol 8, Nr. 044 (E-229). bekannt. Die vorliegende Erfindung kann in einem Filter verwendet werden, welches beispielsweise zum Entfernen vod Geistersignalen oder Mehrwegsignaien aus einem Videosignal ausgelegt ist, und insbesondere in ein Transversalfilter nit gewichtetem Eingang zum Ausführen einer arithmetischen Filterungsverarbeitung für ein digitales Signal, beispielsweise ein Videosignal, ein Audiosignal etc. in Echtzeit.
Gemäß der JP-A- 58 198 915 wird das Eingangsdigitalsignal parallel geschalteten Einheiten von Multiplizierern eingegeben, deren Ausgänge mit Eingängen einer Seite von Einheiten von Addierschaltungen verbunden sind und deren Eingänge einer anderen Seite mit den Ausgängen von Einheitenverzögerungsschaltungen in solcher Weise verbunden sind, daß der Ausgang einer letzten Additionsschaltung der Ausgang des Transversalfilters ist. Dieses Transversalfilter ist im Vergleich mit einem herkömmlichen Filter durch Merkmale wie eine gleichzeitige Addition und Verzögerung von Signalen gekennzeichnet. Während eine ausreichende Verarbeitungsgeschwindigkeit unabhängig von der Anzahl von Einzelstufen erreicht werden kann, wird demzufolge die Packungsanordnung erleichtert. Jedoch sind zeitmultiplexierte Koeffizienten und arithmetische Einheiten mit einer parallelen Multiplikations- und Additionsoperation, sowie eine interne Speichermöglichkeit aus diesem herkömmlichen Dokument nicht bekannt, so daß hier die maximal mögliche Geschwindigkeitserhöhung nicht erzielt wird.
Fig. 6 zeigt ein anderes Eingangs-gewichtetes Transversalfilter mit 6-Abgriffen, das den technologischen Hintergrund der Erfindung illustriert (siehe beispielsweise Fig. 7 in der japanischen Patentanmeldung KOKAI Nr. JP-26 8305, 26. Oktober 1989 oder die Fig. 6-15 in "Digital Video Technology" (20. Juni 1989), Seite 121 von K. Enami.). An einen Eingangsanschluß 1 des Transversalfilters wird ein Zeitserien-Eingangssignal {X(i)} angelegt, welches bei regelmäßigen Intervallen T abgetastet worden ist. Das Eingangssignal {X(i)} wird an sechs Koeffizientenmultiplizierer 10 bis 15 angelegt. Jeder der Multiplizierer 10 bis 15 ist hauptsächlich aus einem Multiplizierer konstruiert. Die Multiplizierer 10 bis 14 multiplizieren das Eingangssignal {X(i)} mit jeweiligen Koeffizienten C0 bis C4 und liefern die Ergebnisse der Multiplikation jeweils an Addierer 20 bis 24. Der Multiplizierer 15 multipliziert das Eingangssignal mit dem Koeffizienten C5 und legt dann den Ausgang an ein Verzögerungselement 34 zum Einführen einer Zeitverzögerung T in einem Signal.
Die Verzögerungselemente 30 bis 34 sind zu jedem der Addierer 21 bis 24, die zwischen benachbarten Verzögerungselementen angeordnet sind, in Kaskade geschaltet. Ein Ausgang des Addierers 20 ist mit dem Verzögerungselement 30 verbunden. Ein Ausgangssignal des Addierers 20 ist mit einem Ausgangsanschluß 2 über ein Verzögerungselement 4 gekoppelt. Die Verzögerungselemente 30 bis 34 werden durch ein Taktsignal CK angesteuert.
Das Ausgangssignal {Y(i)} des Addierers 20 des Transversalfilters ist folgendermaßen dargestellt:
Das Signal {Y(i)} wird von dem Verzögerungselement 4 für ein Zeitintervall T gehalten, um das letzte Ausgangssignal des Transversalfilters bereitzustellen.
Fig. 7 ist ein Blockschaltbild, das eine tatsächliche Hardwarekonfiguration des in Fig. 6 gezeigten Transversalfilters zeigt. Dieses Transversalfilter ist aus sechs arithmetischen Abgriffseinheiten 41 gebildet.
Fig. 8 zeigt eine Anordnung der arithmetischen Abgriffseinheit 41 aus Fig. 7. In dieser Figur ist ein Verzögerungselement 44, welches beispielsweise aus einem Schieberegister besteht, zwischen einem Multiplizierer 42 vom Pipeline-Typ und einem Addierer 43, der als die Arithmetikeinheit dient, angeordnet. Das Verzögerungselement 44 ist hinsichtlich der arithmetischen Operationsgeschwindigkeit des Pipeline-Multiplizierers 44 vorgesehen. In der arithmetischen Abgriffseinheit 41 wird das Eingangssignal {X(i)} und der Koeffizient Ci multipliziert und das Ergebnis der Multiplikation wird von dem Verzögerungselement 44 in Synchronisation zu dem Taktsignal CK1 verzögert. Der Addierer 43 addiert ein Ausgangssignal {Y(i-1)}, welches von der nicht dargestellten vorangehenden arithmetischen Abgriffseinheit ausgegeben wird, zu dem Signal, das von dem Verzögerungselement 44 ausgegeben wird. Das Ergebnis der Addition wird durch das Verzögerungselement 45 um eine gegebene Zeit verzögert, um das Signal {Y(i)} zu ergeben.
Die Fig. 9A, 9B und 9C sind ein Zeitdiagramm des Betriebs des Transversalfilters aus Fig. 7. Die Ausgangssignale der arithmetischen Abgriffseinheiten sind ebenfalls angezeigt.
Fig. 10 zeigt ein Beispiel des Pipeline-Multiplizierers 42 aus Fig. 8. In diesem Pipeline-Multiplizierer 42 beträgt die Länge des Eingangssignals {X(i)} 5 Bit und die Länge des Koeffizienten Ci beträgt 5 Bit.
In Fig. 10 ist der Pipeline-Multiplizierer 42 (siehe beispielsweise NIKKEI ELECTRONICS, 29. Mai 1978, Seite 83, Fig. 11, 12 dort) aus einem Multiplizierer 42a, einer Pipeline-Verzögerungsschaltung 42b und einem Addierer 42c aufgebaut. Der Multiplizierer 42a ist aus Halbaddierern (HA) und Volladdierern (FA) gebildet, um das Eingangssignal {X(i)} und die Koeffizienten zu multiplizieren. Die Verzögerungsschaltung 42b ist aus Schieberegistern R20 bis R32 gebildet, um Ausgangssignale des Multiplizierers 42a im Ansprechen auf das Taktsignal CK zu verzögern. Der Addierer 42c umfaßt Halbaddierer H15 und Volladdierer F37 bis F39.
Die arithmetische Abgriffseinheit 41, die wie oben angegeben konstruiert ist, umfaßt die Verzögerungsschaltung 42b in dem Pipeline-Multiplizierer 42 und das Verzögerungselement 44 zum Verzögern des Ausgangssignals des Multiplizierers 42. Somit werden in der integrierten Schaltungsversion der arithmetischen Abgriffseinheit die Verzögerungselemente eine große Fläche des integrierten Spaltungschips belegen, da eine Notwendigkeit für viele Schieberegister besteht, was die Herstellungskosten erhöht.
Jedoch steigt in der Kaskadenverbindung von Transversalfiltern der Verzögerungsbetrag des gesamten Systems an, da die Anzahl von Schieberegistern groß ist. Um dies zu umgehen, werden nicht erforderliche Volladdierer in den nachfolgenden Transversalfiltern benötigt.
Es ist die Aufgabe der vorliegenden Erfindung, ein Eingangsgewichtetes Transversalfilter bereitzustellen, das erlaubt, die Chipfläche einer integrierten Schaltung und einen Verzögerungsbetrag des gesamten Systems zu reduzieren.
Diese Aufgabe wird durch ein Eingangs-gewichtetes Transversalfilter gemäß Anspruch 1 gelöst. Weitere vorteilhafte Ausführungsformen und Verbesserungen der Erfindung sind in den abhängigen Ansprüchen definiert.
Gemäß einem Aspekt der vorliegenden Erfindung ist ein Eingangs-gewichtetes Transversalfilter zum sequentiellen Gewichten eines Eingangssignals mittels einer Vielzahl von arithmetischen Abgriffseinheiten vorgesehen, umfassend:
- eine Vielzahl von arithmetischen Abgriffseinheiten zum Multiplizieren eines Eingangssignals, welches bei regelmäßigen Intervallen abgetastet worden ist, und Koeffizienten, wobei jede der arithmetischen Abgriffseinheiten ein Ausgangssignal der vorangehenden arithmetischen Abgriffseinheit zu dem Ergebnis der Multiplikation addiert; und
- erste Verzögerungsschaltungen, die sich zwischen benachbarten der arithmetischen Abgriffseinheiten befinden;
- wobei jede der arithmetischen Abgriffseinheiten umfaßt: ein Volladdiererfeld zum Multiplizieren des Eingangssignals und der Koeffizienten und zum Addieren des Ausgangssignals der vorangehenden arithmetischen Abgriffseinheit zu dem Ergebnis der Multiplikation, eine zweite Pipeline- Verzögerungsschaltung zum Verzögern eines Ausgangssignals des Volladdiererfelds um eine vorgegebene Zeit, und einen Addierer zum Erzeugen des Ausgangssignals, wobei die ersten und zweiten Verzögerungsschaltungen zu der vorangehenden arithmetischen Abgriffseinheit für arithmetische Operationen zeitlich ausgerichtet sind.
Gemäß der vorliegenden Erfindung wird in jeder der arithmetischen Abgriffseinheiten ein Eingangssignal, welches bei regelmäßigen Intervallen abgetastet worden ist, mit Koeffizienten multipliziert, ein Dateneingangssignal von der vorangehenden arithmetischen Abgriffseinheit wird zu den Ergebnissen der Multiplikation addiert und die Ergebnisse der Addition werden durch Register, die als eine Pipeline- Verzögerungsschaltung dienen, verzögert. Deshalb kann die Anzahl von Verzögerungselementen in jeder der arithmetischen Abgriffseinheiten verringert werden. Im Fall einer integrierten Schaltungsversion ermöglicht dies eine Verringerung der Chipfläche und des Verzögerungsbetrags des Systems.
Da die Anzahl von Schieberegistern klein ist, selbst für den Fall, daß eine Anzahl von Transversalfiltern in Kaskade geschaltet sind, kann ferner ein Anstieg des Verzögerungsbetrags des gesamten Systems und die Hinzufügung von Volladdierern in nachfolgenden Transversalfilter-Stufen vermieden werden.
Diese Erfindung läßt sich vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
Fig. 1 ein Blockschaltbild einer arithmetischen Abgriffseinheit gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein ausführliches Blockschaltbild der arithmetischen Abgriffseinheit aus Fig. 1;
Fig. 3 eine Anordnung eines Eingangs-gewichteten Transversalfilters;
Fig. 4 eine Kaskade der Transversalfilter aus Fig. 3;
Fig. 5A, 5B und 5C ein Diagramm zur Verwendung bei der Erläuterung des Betriebs der Anordnung aus Fig. 4;
Fig. 6 ein herkömmliches Transversalfilter, welches den technologischen Hintergrund der Erfindung erläutert;
Fig. 7 eine Hardwaredarstellung des Transversalfilters aus Fig. 6;
Fig. 8 ein Blockschaltbild der arithmetischen Abgriffseinheit aus Fig. 7;
Fig. 9A, 9B und 9C ein Diagramm zur Verwendung bei der Erläuterung des Betriebs des Transversalfilters aus Fig. 8;
Fig. 10 ein ausführliches Blockschaltbild des Pipeline- Multiplizierers aus Fig. 8.
Eine Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Zeichnungen beschrieben.
Fig. 3 illustriert ein Transversalfilter, bei dem die Anzahl von Abgriffen 3 ist und die Anzahl von zeitmultiplexierten Koeffizienten 2 ist. Ein Eingangsanschluß IN1 des Filters ist angeschlossen, um ein Zeitserien-Eingangssignal a = {X(i)} zu empfangen, welches bei regelmäßigen Intervallen T abgetastet worden ist. Das Eingangssignal a wird an die arithmetischen Abgriffseinheiten 50, 51 und 52 angelegt. Wähler 53, 54 und 55 sind mit den arithmetischen Abgriffseinheiten 50, 51 bzw. 52 verbunden. Der Wähler 53 spricht auf das Wählsignal S an, um einen der Koeffizienten C0 und C1 für eine Anlegung an die arithmetische Abgriffseinheit 50 zu wählen. Der Wähler 54 spricht auf das Wählsignal S an, um einen der Koeffizienten C2 und C3 zur Anlegung an die arithmetische Abgriffseinheit 51 zu wählen. Der Wähler 55 spricht auf das Wählsignal S an, um einen der Koeffizienten C4 und C5 für eine Anlegung an die arithmetische Abgriffseinheit 52 zu wählen. Das heißt, der Wähler 53 wählt beispielsweise C0 während des ersten Halbintervalls T/2 des Intervalls T und C1 während des zweiten Halbintervalls T/2 des Intervalls T. Der Wähler 54 wählt beispielsweise C2 während des ersten Halbintervalis T/2 des Intervalls T und C3 während des zweiten Halbintervalls T/2. Der Wähler 55 wählt beispielsweise C4 während des ersten Halbintervalls T/2 des Intervalls T und C5 während des zweiten Halbintervalls T/2.
An die arithmetische Abgriffseinheit 52 wird über eine Eingangsschaltung 56 einer Kaskadendatenschaltung ein Signal b, das von der vorangehenden Transversalfilter-Stufe ausgegeben wird, als ein Eingangssignal c angelegt. Die Kaskadendaten-Eingangsschaltung 56 ist aus Verzögerungselementen 56a und 56b aufgebaut, die jeweils eine Zeitverzögerung von T/2 einführen. Die arithmetische Abgriffseinheit 52 multipliziert das Eingangssignal a und den Koeffizienten C4 oder C5 und addiert das Eingangssignal c zu dem Ergebnis der Multiplikation. Das Ergebnis der Addition wird durch ein (nicht gezeigtes) Verzögerungselement in der arithmetischen Abgriffseinheit 52 um T/2 verzögert, um ein Signal d bereitzustellen. Das Signal d wird über eine Verzögerungsschaltung 57 als ein Signal e an die arithmetische Abgriffseinheit 51 angelegt. Die Verzögerungsschaltung 57 umfaßt Verzögerungselemente 57a, 57b und 57c, die jeweils eine Zeitverzögerung von T/2 einleiten.
Die arithmetische Abgriffseinheit 51 multipliziert das Eingangssignal a und den Koeffizienten C2 oder C3, addiert das Eingangssignal e zu dem Ergebnis der Addition und verzögert das Ergebnis der Multiplikation durch ein (nicht gezeigtes) Verzögerungselement in der arithmetischen Abgriffseinheit 51 um T/2, um ein Signal f bereitzustellen. Das Signal f wird über eine Verzögerungsschaltung 58 als ein Eingangssignal g an die arithmetische Abgriffseinheit 50 angelegt. Die Verzögerungsschaltung 58 umfaßt Verzögerungselemente 58a, 58b und 58c, die jeweils eine Zeitverzögerung von T/2 einführen.
Die arithmetische Abgriffseinheit 50 multipliziert das Eingangssignal a und den Koeffizienten C0 oder C1, addiert das Eingangssignal g zu dem Ergebnis der Addition und verzögert das Ergebnis der Multiplikation durch ein (nicht gezeigtes) Verzögerungselement in der arithmetischen Abgriffseinheit 51 um T/2, um ein Signal h bereitzustellen. Das Signal h wird an die nachfolgende nicht dargestellte Transversalfilter-Stufe über eine Kaskadendaten- Ausgabeschaltung 59 angelegt, welche ein Verzögerungselement 59a zum Einführen einer Zeitverzögerung von T/2 für das Signal h, einen Addierer 59b zum Addieren der Signale h vor und nach der Verzögerung in dem Verzögerungselement 59a und ein Verzögerungselement 59c zum Verzögern eines Ausgangssignals des Addierers 59e um T umfaßt. Der Ausgang des Verzögerungselements 59c ist mit einem Eingangsanschluß 01 verbunden und der Ausgang des Verzögerungselements 59a ist mit einem Ausgangsanschluß 02 verbunden.
Die arithmetischen Abgriffseinheiten 50 bis 52 und die Verzögerungselemente 56a bis 59a werden durch ein Taktsignal CK2 angesteuert und das Verzögerungselement 59c wird durch das Taktsignal CK1 angesteuert. Die Periode des Taktsignals CK1 ist T, während die Periode des Taktsignals CK2 T/2 ist.
Fig. 4 zeigt eine Kaskadenschaltung der Transversalfilter- Stufen TF1 bis TFn, die jeweils wie oben konstruiert sind. Jeder Ausgangsanschluß 02 der vorangehenden Transversalfilter-Stufen, wie der Filter-Stufen TF1, TF2 ist mit dem Eingangsanschluß IN2 der nachfolgenden Filter-Stufe verbunden. Im Fall der letzten Stufe, wie der Filter-Stufe TFn wird ihr Ausgangsanschluß 01 verwendet.
Fig. 1 ist ein Blockschaltbild jeder der arithmetischen Abgriffseinheiten 50 bis 52. Die arithmetischen Abgriffseinheiten 50 bis 52 gleichen sich in ihrem Aufbau und somit wird die Konstruktion der arithmetischen Abgriffseinheit 50 nachfolgend beschrieben.
Die arithmetische Abgriffseinheit 50 umfaßt einen Volladdierer (FA)-Feld 50a, ein Pipeline-Register 50b und einen Addierer 50c. Das Volladdiererfeld 50a multipliziert ein Eingangssignal {X(i)} und einen Koeffizienten Ci und addiert ein Eingangssignal g, welches von der vorangehenden Verzögerungseinheit 58 ausgegeben wird, zu dem Ergebnis der Multiplikation. Das Ergebnis der Addition wird an das Pipeline-Register 50b synchron zu dem Taktsignal CK2 transferiert. Ein Ausgangssignal des Registers 50b wird in dem Addierer 50c addiert. Das Ergebnis der Addition wird als ein Dateneingangssignal {P(i)} ausgegeben.
Fig. 2 zeigt eine spezifische Anordnung der arithmetischen Abgriffseinheit 50. In diesem Beispiel ist das Volladdiererfeld 50a ein Übertrags-Speicherungsaddierer(CSA)-Typ (carry save adder), bei dem das Eingangssignal {X(i)} 5 Bit ×5 bis ×1 aufweist, der Koeffizient Ci 5 Bit von c5 bis c1 aufweist und das Eingangssignal g 10 Bit g10 bis g1 aufweist. Der Addierer 50c ist ein Schnellübertrags-Typ (ripple carry type), bei dem P(i) 10 Bit von P10 bis P1 aufweist.
In dem Volladdiererfeld 50a wird das Eingangssignal {X(i)} und der Koeffizient Ci durch die Halbaddierer H1 bis H4 und die Volladdierer F1 bis F16 multipliziert, und die Summen des Halbaddierers H1 und der Volladdierer F1, F5 und F9 und des Eingangssignals g1 bis g5 werden durch die Halbaddierer H5 bis H9 addiert. Die Summen und Überträge der Volladdierer F9 bis F12 und die Eingangssignale g6 bis g9 werden durch die Volladdierer F13 bis F16 addiert. Die Überträge und Summen der Halbaddierer H5 bis H9 und der Volladdierer F13 bis F16 und das Eingangssignal G10 werden an Register R1 bis R19, die das Pipeline-Register 50b bilden, synchron zu dem Taktsignal CK2 transferiert. Ausgänge der Register R2 bis R19 werden von einem Halbaddierer H10 und Volladdierern F17 bis F24, die den Addierer 50c bilden, addiert. Die Ausgänge des Registers R1 und der Volladdierer F17 bis F24 werden als das Ausgangssignal {P(i)} ausgegeben.
Für das Volladdiererfeldsystem 50a kann ein modifiziertes CSA-Feldsystem (IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, Seiten 92 -93) verwendet werden. Zusätzlich kann für den Addierer 50c ein Übertrags-Vorgriffsystem verwendet werden.
Die Fig. 5A, 5B und 5C sind ein Diagramm zur Verwendung bei der Erläuterung des Betriebs des Transversalfilters.
Das Wählsignal S für die Wähler 53 bis 55 und das Taktsignal CKL besitzen eine Periode von T, während das Taktsignal CK2 eine Periode von T/2 aufweist. Das Eingangssignal a ist zu jedem T abgetastet worden und die Dateninhalte verändern sich synchron zu dem Taktsignal CK1 und dem Wählsignal S wie folgt:
X(i-3), X(i-2), X(i-1) X(i),...
Da andererseits jede der arithmetischen Abgriffseinheiten 50 bis 52 ein Pipeline-Register umfaßt, werden deren Ausgänge folgendermaßen dargestellt. Der Ausgang d der arithmetischen Abgriffseinheit 52 wird sich bei Intervallen T/2 wie folgt verändern:
C4 X(i-3), C5 X(i-3), C4 X(i-2), C5 X(i-2),
C4 X(i-1), C5 X(i-1), C4 X(i), C5 X(i), ...
Ferner wird der Ausgang f der arithmetischen Abgriffseinheit 52 folgendermaßen sein:
C2 X(i-3) + C4 X(i-5),
C3 X(i-3) + C5 X(i-5),
C2 X(i-2) + C4 X(i-4),
C3 X(i-2) + C5 X(i-4),
C2 X(i-1) + C4 X(i-3),
C3 X(i-1) + C5 X(i-3),
C2 X(i) + C4 X(i-2),
C3 X(i) + C5 X(i-2),...
Ferner wird der Ausgang h der arithmetischen Abgriffseinheit 50 sich bei Intervallen T wie folgt verändern:
C0 X(i-3) + C2 X(i-5) + C4 X(i-7),
C1 X(i-3) + C3 X(i-5) + C5 X(i-7),
C0 X(i-2) + C2 X(i-4) + C4 X(i-6),
C1 X(i-2) + C3 X(i-4) + C5 X(i-6),
C0 X(i-1) + C2 X(i-3) + C4 X(i-5),
C1 X(i-1) + C3 X(i-3) + C5 X(i-5),
C0 X(i) + C2 X(i-2) + C4 X(i-4),
C1 X(i) + C3 X(i-2) + C5 X(i-4),...
In dieser Weise wird die Summe Σ E der Ausgänge der geradzahligen Abgriffe (die Koeffizienten C0, C2, C4) und die Σ 0 der Ausgänge der ungeradzahligen Abgriffe (die Koeffizienten C1, C3, C5) alternierend erscheinen. Aus dem Ausgangsanschluß 02, der zur Erhöhung der Gesamtanzahl von Abgriffen ausgelegt ist, wird der Ausgang h der arithmetischen Abgriffseinheit 50 durch das Verzögerungselement 59a verzögert ausgegeben.
Die Summe Σ E der Ausgänge der geradzahligen Abgriffe und die Summe der Σ 0 der ungeradzahligen Abgriffe werden in dem Addierer 59b der Kaskadendaten-Ausgabeschaltung 59 addiert und das Ergebnis der Addition wird von dem Verzögerungselement 59c für ein Intervall T gehalten. Dadurch kann ein gewünschtes Ausgangssignal {Y(i)} aus dem Ausgangsanschluß 01 der letzten Transversalfilterstufe erhalten werden.
Gemäß der voranstehend beschriebenen Konstruktion werden in einem Volladdiererfeld, welches eine arithmetische Abgriffseinheit bildet, ein Eingangssignal {X(i)} und Koeffizienten Ci multipliziert und Dateneingangssignale, die von der vorangehenden Verzögerungseinheit geliefert werden, werden addiert. Deshalb kann die Anzahl von Schieberegistern im Vergleich mit der herkömmlichen Technik verringert werden und somit kann in der integrierten Schaltungsversion des Transversalfilters die Chipfläche verringert werden und seine Herstellungskosten können reduziert werden.
Da ferner die Anzahl von Schieberegistern klein ist, selbst für den Fall, daß eine Anzahl von Transversalfiltern in Kaskade geschaltet sind, kann ein Anstieg des Verzögerungsbetrags des gesamten Systems und die Hinzufügung von Volladdierern in nachfolgenden Transversalfilter-Stufen vermieden werden.

Claims

1. Eingangs-gewichtetes Transversalfilter zum Filtern eines abgetasteten Eingangssignals (a, X(i)), umfassend:

a) eine Vielzahl von Verzögerungseinheiten (58, 57, 56); und

b) eine Vielzahl von arithmetischen Abgriffseinheiten (50, 51, 52), die jeweils zwischen benachbarten der Verzögerungseinheiten (58, 57, 56) angeordnet sind;

dadurch gekennzeichnet, daß jede arithmetische Abgriffseinheit umfaßt:

b1) ein Volladdiererfeld (50a, 51a, 52a) zum Multiplizieren des abgetasteten Eingangssignals (a, X(i)) mit einem Koeffizienten (c0-c5) und zum Addieren eines Ausgangssignals (c, e, g) der vorangehenden arithmetischen Abgriffseinheit, welches durch eine vorangehende Verzögerungseinheit (58, 57, 56) verzögert ist;

b2) eine Pipeline-Verzögerungseinheit (50b, 51b, 52b) zum Verzögern eines Ausgangssignals des Volladdiererfelds (50a, 51a, 52a), wobei die Pipeline-Verzögerungseinheit (50b, 51b, 52b) und jede der Verzögerungseinheiten (58, 57, 56) durch einen gemeinsamen Takt (CK2) angesteuert werden, der ebenfalls an die vorangehende arithmetische Abgriffseinheit für einen Arithmetikbetrieb angelegt wird;

b3) einen Addierer (50c, 51c, 52c) zum Addieren des Ausgangssignal des Volladdiererfelds (50a, 51a, 52a), welches von der Pipeline-Verzögerungseinheit (50b, 51b, 52b) verzögert ist, und zum Erzeugen des Ausgangssignals (d, f, h, P(i)) der arithmetischen Abgriffseinheit (50, 51,52).

2. Filter nach Anspruch 1, dadurch gekennzeichnet, daß die arithmetische Abgriffseinheit (50, 51, 52) mit einem Wähler (53, 54, 55) für eine Zeitmultiplexierung der Koeffizienten (c0-c5) gekoppelt ist.

3. Filter nach Anspruch 1, dadurch gekennzeichnet, daß das Volladdiererfeld (50a, 51a, 52a) einen Carry-Save- Addierer umfaßt.

4. Filter nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinheit (58, 57, 56) und die Pipeline- Verzögerungseinheit (50a, 50b, 50c) ein Schieberegister umfassen.

5. Verwendung des Transversalfilters nach einem der Ansprüche 1 bis 4 in einer Kaskade von Transversalfiltern.