JP2573298B2 - 入力加重型トランスバーサルフィルタ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は，入力信号を実時間でフィルタ演算処理す
る入力加重形トランスバーサルフィルタに関する。

（従来の技術） 入力信号の実時間フィルタが、例えば文献「IEEE,Tra
nsaction on Consumer Electronics Vo1 CE−26,Februa
ry 1980」のPERFORMANCE EVALUATIONS OF SELECTED AUT
OMATIC DEGHOSTING SYSTEMS FOR TEREVISIONに記載され
ている。

第５図は、この種の６タップの入力加重形トランスバ
ーサルフィルタ（以下トランスバーサルフィルタと記
す）を示している。期間Ｔ毎にサンプルされて標本化さ
れた標本化系列信号｛ｘ（ｉ）｝は、入力端子１を介し
て６個の係数器10〜15に入力される。係数器10〜14は、
それぞれ入力信号に対して係数C0〜C4を掛けて出力し、
その出力をそれぞれ加算器20〜24に供給し、係数器15は
入力信号に係数C5を掛けてその出力を遅延時間Ｔを持つ
遅延素子34に供給する。加算器20〜24は、遅延素子30〜
34と交互になるように直列接続され、加算器20の出力は
遅延素子４を介して出力端子２に導出される。遅延素子
20〜24及び４は入力端子３から与えられるクロックCKに
より駆動されている。

上記のトランスバーサルフィルタの加算器20の出力系
列信号｛yi｝は と表わされる。この出力系列信号｛ｙ（ｉ）｝を遅延素
子４でＴ期間保持したものが、このトランスバーサルフ
ィルタの最終的な出力系列信号｛ｙ（ｉ−１）｝とな
る。

上記（１）式で示される演算処理は、広範な技術分野
で用いられている。特にテレビジョンゴースト除去、テ
レビジョン信号デジタル処理の分野では Ｔ＝70ns〜93nsで用いられ、高速でかつ実時間で（１）
式を実行するために、係数器10〜15としてはランダムロ
ジックによる乗算器以外にROM（リードオンリーメモ
リ）、RAM（ランダムアクセスメモリ）が用いられて
る。

ところで、トランスバーサルフィルタの集積回路（I
C）化を考えた場合、上記の係数器の回路規模は比較的
大きく、１つのICチップで確保できるタップ数は高々20
タップ程度である。これに対して、ゴースト除去装置を
実現するためには、200タップ以上のトランスバーサル
フィルタが必要とされるため、ICチップが10個以上も必
要となり、部品点数が多いこと、基板面積が大きいこと
などの理由で経費が高くなり実現性に乏しい。

（発明が解決しようとする課題） 上記したように、高速動作で実時間演算を得る従来の
トランスバーサルフィルタは、係数器の回路規模が大き
くなり、IC化しても充分な数のタップ数を得られないと
いう問題があった。

そこでこの発明は、従来と同一タップ数のフィルタを
実現するのに回路規模は従来より格段と小さくてよく、
従来と同一の係数器規模で実現するとタップ数は従来よ
りも格段と多くすることができる入力加重形トランスバ
ーサルフィルタを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、係数器を時分割動作させるもので、期間
Ｔ毎にサンプル標本化された入力標本化系列信号に対し
て乗算される係数を前記期間Ｔの間にｎ（ｎは２以上の
自然数）回切換えて乗算する。そしてこの係数器の出力
をパイプライン形加算手段により加え合せ、このパイプ
ライン形加算手段の出力を、デマルチプレックス加算手
段により（ｎ−２）サンプルおきにｎサンプル分加算
し，前記Ｔ期間毎に標本化系列出力を出力するように構
成されるものである。

また、上記パイプライン形加算手段は、前記複数の係
数器のうち最も遅れたインパルス応答を得るための初段
の係数器を除く他の係数器を出力が入力される加算器
と、この加算器と前記係数器との間を接続し，それぞれ
（T/n）の遅延期間を持つ遅延素子がn²個の直列接続さ
れた遅延手段とを備えるものである。

（作用） 上記の手段により、係数器が期間Ｔの間に時分割使用
されるために、パイプライン形加算手段の遅延素子列か
らは期間Ｔの間に複数の係数乗算結果を得ることができ
る。そして出力段においてこの乗算結果をデマルチプレ
ックス加算することでフィルタ出力を得ている。よっ
て、係数器は、従来のものの複数分の機能を果たしてお
り、係数器の規模を低減できる。また従来と同じ規模の
係数器を使用すればタップ数を格段と増加することがで
きる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、タップ数ｋが
６、係数の時分割多重度ｎが２の例を示している。入力
端子11には期間Ｔ毎に標本化された標本化系列信号ａ＝
｛ｘ（ｉ）｝が入力される。この標本化系列信号ａは、
係数器A10〜A12に入力される。係数器A10〜A12には、そ
れぞれセレクタA90〜A92からの係数が供給されるもの
で、各係数器A10〜A12における係数は、例えば期間Ｔの
間に２種類切換えられる。セレクタA90では係数C0とC
1、セレクタA91では係数C2とC3、セレクタA92では係数C
4とC5が切換えられる。セレクタA90〜A92は、セレクト
信号Ｓが“1"のときは小さい番号のタップ係数（C0,C2,
C4）を選択し、“0"のときは大きい番号のタップ係数
（C1,C3,C5）を選択する。

係数器A10、A11の出力はそれぞれ加算器A20、A21に供
給され、係数器A12の出力はラッチ回路による遅延素子A
37に供給される。加算器A20と、A21との間には、遅延時
間（T/2）の遅延素子A30〜A33が直列接続され、また、
加算器A21と遅延素子A37間には遅延素子A34〜A36が直列
接続されている。

上記加算器A20から遅延素子A37までの遅延回路は、パ
イプライン形加算器A80を形成している。この加算器A80
の出力は、デマルチプレックス加算手段A70に入力され
る。この加算手段A70は、先の加算器A20の出力が供給さ
れる遅延素子A51及びこの遅延素子A51の出力が供給され
る遅延素子A52と、この遅延素子A52と先の遅延素子A51
の出力を加算する加算器A60と、この加算器A60の出力が
供給され、期間Ｔの遅延時間を持つ遅延素子A40とで構
成される。

第２図は、上記のトランスバーサルフィルタの動作を
説明するために示したタイミングチャートである。

第２図に示すように、セレクト信号Ｓ及びデマルチプ
レックス加算手段A70で使用されるクロックCK1は、周期
Ｔであり。クロックCK2は、（T/2）の周期である。標本
化系列信号ａは、周期Ｔでサンプリングされているの
で、クロックCK1及びセレクト信号Ｓの周期で ｘ（ｉ−５）,x（ｉ−４）,x（ｉ−３）,x（ｉ−２）…
で示すようにデータ内容が変わる。

これに対して係数器A10〜A12の出力d,c,bは、係数が
周期（T/2）で切換えられるのでそれぞれ 係数器A10の場合、 C0・ｘ（ｉ−５）,C1・ｘ（ｉ−５）,C0・ｘ（ｉ−
４）,C1・ｘ（ｉ−４）,C0・ｘ（ｉ−３）,C1・ｘ（ｉ
−３）,C0・ｘ（ｉ−２）,C1・ｘ（ｉ−２）… 係数器A11の場合、 C2・ｘ（ｉ−５）,C3・ｘ（ｉ−５）,C2・ｘ（ｉ−
４）,C3・ｘ（ｉ−４）,C2・ｘ（ｉ−３）,C3・ｘ（ｉ
−３）,C2・ｘ（ｉ−２）,C3・ｘ（ｉ−２）… 係数器A12の場合、 C4・ｘ（ｉ−５）,C5・ｘ（ｉ−５）,C4・ｘ（ｉ−
４）,C5・ｘ（ｉ−４）,C4・ｘ（ｉ−３）,C5・ｘ（ｉ
−３）,C4・ｘ（ｉ−２）,C5・ｘ（ｉ−２）… のように周期（T/2）の系列の出力が得られる。

これらの係数器A10〜AZDの出力ｄ〜ｂは、パイプライ
ン形加算手段A80で加算されるが、各係数器出力の時間
差を、１つの係数器で切換えられる係数の数ｎに対して
n²（この実施例では４）個の遅延素子（遅延時間T/n）
で設定すると、第２図に示すように、加算器A20の出力
ｅとしては、偶数タップの出力和ΣＥと奇数タップの出
力和Σ０とが交互に現れる。

この出力ｅは、デマルチレックス加算器A70に入力さ
れて、偶数タップの出力と奇数タップの出力とが加算さ
れる。この結果、加算器A60の出力ｆは、第２図に示す
ようになる。

ここで、第２図に示す出力ｆのうち斜線で示した部分
の信号を式で表わすと、各係数C0〜C5の要因を含み、か
つ入力信号系列の要因も全て含み、（１）式と同じにな
る。

そこで，この斜線で示す期間の信号を、期間Ｔの間遅
延素子A40で保持するように動作させれば、出力端子12
に所望の出力系列信号｛ｙ（ｉ）｝を得ることができ
る。

第３図はこの発明の他の実施例である。このフィルタ
は、タップ数ｋが、従来と同じ６個、係数の時分割多重
度ｎが３の場合を示している。

入力端子11には期間Ｔ毎に標本化された標本化系列信
号ａ＝｛ｘ（ｉ）｝が入力される。この標本化系列信号
ａは、係数器B10〜B11に入力される。係数器B10とB11に
は、それぞれ係数レジスタB90とB91からの係数が胸腔さ
れるもので、各係数器B10、B11における係数は、例えば
期間Ｔの間に３種類切換えられる。係数レジスタB90で
は係数C0,C1,C2、係数レジスタB91では係数C3,C4,C5が
切換えられる。係数レジスタB90,B91は、（T/3）の周期
のクロックCK3で駆動され、入力系列信号｛ｘ（ｉ）｝
の標本化クロックCK1の立上りと同位相時に、それぞれC
0とC3を出力し、中間位相時にC1とC4を出力し、最終位
相時にC2とC5を出力する。

係数器B10の出力は加算器B20に供給され、係数器B11
の出力は遅延素子B38に供給される。加算器B20と遅延素
子B38との間には、遅延時間（T/3）の遅延素子B30〜B38
が直列接続される。これらの遅延素子B30〜B38（n²＝９
個）もクロックCK3で駆動される。

上記とパイプライン形加算手段B80の出力は、デマル
チプレックス加算手段B70の遅延素子B51に入力される。
遅延素子B51〜B56は直列接続され、加算器B60では、遅
延素子B52,B54,B56の出力が加算される。そしてこの加
算器B60の出力が、クロックCK1で動作する遅延素子B40
で期間Ｔ保持され出力端子22に出力される。

第４図は、上記実施例のトランスバーサルフィルタの
動作を説明するために示したタイミングチャートであ
る。

第４図に示すように、係数レジスタB10,B11の係数を
切換えるクロックCK3は、標本化サンプル周期Ｔの1/3で
ある。したがって、標本化系列信号ａは、係数聞B10とB
11においてそれぞれ、第４図に示す信号列c,bのように
係数が時分割多重された信号となる。従って加算聞B20
の出力は、信号ｄで示すような系列信号となる。

このように得られた信号ｄを、デマルチプレックス加
算手段B70に入力し、丸印で囲むタイミングの信号を加
算すると、加算器B60からは、信号ｅが得られる。この
信号ｅのうち２サンプルおき、つまり周期（Ｔ）で得ら
れる斜線で示したタイミングの成分を見ると、この信号
は先に示した（１）式で表わされる。このサンプルを行
なうのが先の遅延素子B40である。よって出力端子22か
らは、所望の信号ｆ＝｛ｙ（ｉ）｝を得ることができ
る。

上記の実施例では、タップ数は、図面の簡単化のため
に６として説明したが、係数器とパイプライン加算手段
を繰返して増設することにより、時分割多重度ｎの整数
倍のタップ数とすることができる。また、第１図の実施
例と第３図の実施例からわかるように、時分割多重度が
ｎの場合は、パイプライン形加算手段を構成する遅延手
段の遅延量は（T/n）になり、その加算器間の数はn²に
なる。そして、パイプライン加算手段の出力を（ｎ−
２）サンプルおきにｎサンプル加算することにより、所
望の出力系列信号を得ることができる。

係数器としては掛算機能を有するものであれば、いか
なる構成のものでも有効に適用できる。また出力加重形
トランスバーサルフィルタのように、各係数器に入力す
る系列信号間に時間差1T（１は自然数）がある場合は、
パイプライン形加算手段の加算器間に、同じ期間差を与
えるように、遅延期間T/nの遅延素子（ｎは時分割多重
度）をn1個追加挿入すればよい。

［発明の効果］ 以上説明したようにこの発明によれば、従来と同じタ
ップ数が要求される場合、係数器を時分割多重して使う
ことにより、実時間フィルタの構成要素で最も大きな回
路規模の係数器の数を格段と低減できる。よってIC化し
たときはチップ面積が小さくなり同一機能当りのコスト
が低減される。また、従来と同一回路規模が許容される
場合には、タップ数を大幅に増大することができ、特に
ゴースト除去装置等に使用して有効なハードウエアの実
現が容易となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示したタイミングチ
ャート、第３図はこの発明の他の実施例を示す回路図、
第４図は第３図の回路の動作を説明するために示したタ
イミングチャート、第５図は従来の入力加重形トランス
バーサルフィルタを示す回路図である。 A10〜A12、B10、B11……係数器、A90〜A92……セレク
タ、B90、B91……係数レジスタ、A80、B80……パイプラ
イン形加算手段。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】期間Ｔ毎に標本化された標本化系列信号が
   入力され、この標本化系列信号に対して乗算される係数
   が前記期間Ｔの間にｎ（ｎは２以上の自然数）回切換え
   られる複数の係数器と、 この係数器の出力を加え合せるパイプライン形加算手段
   と、 このパイプライン形加算手段の出力を（ｎ−２）サンプ
   ルおきにｎサンプル分加算し、前記Ｔ期間毎に標本化系
   列出力を出力するデマルチプレックス加算手段と を具備したことを特徴とする入力加重形トランスバーサ
   ルフィルタ。
2. 【請求項２】上記パイプライン形加算手段は、前記複数
   の係数器の出力がそれぞれ入力される複数の加算器と、
   この複数の加算器の間に、それぞれ（T/n）の遅延期間
   を持つ遅延素子がn²個の直列接続された遅延手段とを具
   備したことを特徴とする入力加重形トランスバーサルフ
   ィルタ。