JPS62286306A - 多重ステ−ジ電気信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は多重ステージ電気信号処理装置に係り、特に多
段式アレイを形成するように相互接続された複数の素子
に分散配置された処理エレメントを有する多重ステージ
電気信号処理装置に関する。

（従来の技術） マルチビット２進化デジタル信号の解析装置を有する電
気信号処理装置は、例えば集積四路シリコンチップのよ
うな弔−チップ」二に多くの処理エレメントを有する素
子を復数有することが知られている。このような電気信
号処理装置はデータの高速サンプリングが要求されるた
め、多段式アレイを形成するために多くの素子すなわち
チップを相互接続することか必要な場合に、困難が生じ
る。

電気信号はオフチップ通信よりオンチップ通信の方がよ
り速く転送されるが、オフチップ通信はデータが多くの
相互接続されたチップを通って伝達される場合に必要と
される。集積回路チップの大きさは物理的に小さいため
出力および入力ビンがチップ間接続を行なうのに限られ
たスペースしか利用できず、このことによって、高周波
データのサンプリングを行なうようになっている。多重
素子に分散配置された周期ンストリノクアレイにおける
低速のオフチップ通信を克服するにはさらなる困難が生
じる。

（発明が解決しようとする問題点） 本発明は上記事情を考慮してなされたもので、１！数の
素子に分散配置され処理エレメントを宵する同期シスト
リックアレイに用いられる素子間接続を改良した多重ス
テージ電気信号処理装置を提供することを目的とする。

（問題点を解決するための手段） 本発明による多重ステージ電気信号処理装置は、多段式
アレイを形成するように相互接続された１１数の素子に
分散配置された複数の信号処理エレメントと、時間によ
って変化する入力データを各信号処理エレメントに入力
する供給手段とを有し、同一の入力データが各素子に同
時に供給され、各素子が少なくとも１個の信号処理エレ
メントと、データの入力からある時間間隔を置いて該素
子に入力された入力データを処理した結果である中間結
果を生成する手段と、第２の素子の前記中間結果と合同
するために第１の素子の出力を前記第２の素子に供給す
るようにしたＦ０互接続手段と、前記相互接続手段を通
して受け取った出力を前記中間結果と合同して合同結果
を形成する合同手段と、前記合同結果を素子から前記を
０互接続手段を通して出力する出力手段とを存し、前記
相互接続手段が前記中間結果の形成に使用されるために
入力データが第２の素子に入力した時刻から一定の時間
が経過したある時刻に前記第２の素子の前記中間結果と
第１の素子から出力された出力とを合同させるようにし
た信号遅延手段と、各エレメントにデータを入力する時
刻を制御すると共に前記素子へのデータの入力と該デー
タを使用しての中間結果の形成との間の時間を制御する
時間制御手段とを有することを特徴とする。

また本発明による多重ステージ電気信号処理装置は、一
連の時間に制御される周期において各エレメントに供給
される入力データを更新し各周期ごとの新たな中間結果
を各素子に形成する手段を有し、前記時間遅延手段が時
間遅延を行なって第１の素子の出力と合同される第２の
素子の中間結果か第１の素子の出力に合同された中間結
果を形成する周期のすぐ後の周期中に第２の素子に入力
された入力データから得られる中間結果であるようにす
ることが望ましい。

また、前記合同手段に接続されると共に素子のエレメン
トまたはｉ複数のエレメントによる前記中間結果の生成
間に制御された時間遅延を行なうようになっているさら
に時間遅延を行う手段を各素子が荷し、合同された出力
が素子から前記中間結果の形成の周波数と等しい周波数
で出力されそして制御された時間遅延によって遅延され
る時間に制御されるパイプラインを素子の合同結果の出
力が形成するようになっていることが望ましい。

また合同手段がある素子の出力を他の素子の前記中間結
果に加算する加算素子を有することが望ましい。代りに
、例えばシフタ、乗算器あるいは論理ビット演算器のよ
うな他の装置が合同手段として用いられることができる
。

また本発明は前記エレメントのそれぞれが、鎖状に接続
され入力データを使用する加算および前段のエレメント
の出力との累算を行なうようになっている加算素子を仔
する処理装置に特に適用される。各素子が複数のエレメ
ントを有し、各エレメントが鎖状に接続された加算素子
を有すると共に入力データと係数との乗算および乗算の
結果と鎖状に接続された前段のエレメントによって出力
されたデータとの累算を行なうようになっていてもよい
。

マルチピント２進化表記デジタル信号を取り扱うように
した多重ステージ電気信号処理装置においては、一連の
素子の累算された出力を表わすのに必要なビットの数は
アレイに含まれろ素子の数が増加するにつれて増加する
。それ故、前記素子の累算された出力を表わすのに使用
されるビットの数より１つ少ないビットに各素子から出
力する二とが望ましい。

本発明のよる多重ステージ電気信号処理装置において、
エレメントがマルチビット２進化表記デジタル信号を処
理するようになっており、各素子が前記中間結果から各
エレメントによって処理されるマルチビット２進化表記
デジタル信号よりも小さいビットによって形成される信
号を選択する選択手段を何する。

また多段式アレイの隣り合う素子かマルチビット並列接
続によって相互接続され、前記接続が各エレメントによ
って処理されるマルチビット信号よりも小さいビットの
ビット幅を宵することが望ましい。

本発明は電気信号解析を行なうトランスバーサルフィル
タに特に適用されるが、前記トランスバーサルフィルタ
は個別のフィルタ素子の多段式アレイを有する。このよ
うな素子はそれぞれ単一のシリコンチップである。

（実施例） 本発明の一実施例による多重ステージ電気信号処理装置
は、同期シストリックアレイが複数の単一集積回路チッ
プ素子をｔ自互接続することにより形成され、各チップ
がフィルタリングするＮ個のステージを自゛するデジタ
ルトランスバーサルフィルタに関する。フィルタの各ス
テージは、本実施例においては１６ビツト数である入力
データと、本実施例においては１６ビツト数であるステ
ージ係数との乗算を行なうようになっている。各ステー
ジは複数の小周期からなる大周期を制御するある時間に
この乗算を行なうが、各小周期では部分積の計算および
その大周期の先膜の部分積との加算が行なわれる。入力
データは全ての素子および各素子の全てのステージに同
時に送られる。入力データは各大周期ごとに更新される
。大周期は時間Ｔを宵し、各大周期の後に各ステージの
出力が同じチップの次段のステージに送られ、新たな積
の計算が新しく更新された入力データを使用して開始さ
れる。鎖状に接続されたフィルタの時間ｔ−ｋＴにおけ
る出力ｙ　（ｋＴ）は、 ＊ Ｙ　（ｋＴ］　＝Ｗ　（１）　　ｘ　（ｋＴ］　＋ｗ　
（２）”ｘ（（ｋ−１）Ｔ）＋・・・・・・ ＋ｗ　（Ｎ）　＊ｘ　（（ｋ−Ｎ＋１）　Ｔ〕となる。

ここでｘ　ＣｋＴ）は第に番目の入力データサンプルで
あり、ｗ（１）ないしｗ　（Ｎ）はＮ個のステージに対
する徂み係数である。

本発明の一実施例による多重ステージ電気信号処理装置
のブロック図を第１図に示す。この多重ステージ電気信
号処理装置は単一チップ上に形成されており、本実施例
においては３２個の連続するステージを有するが、最初
の２個のステージ１２．１３と最後のステージ１４だけ
が図示されている。各ステージの演算は、入力シフトレ
ジスタ１６から送られる入力データを使用する制御装置
１５の制御の下で実行される。各ステージは３６のビッ
トの位置を有しており、各ビットの位置は各小周期に部
分積の計算および累算に使用される加算器を有する。各
ステージの加算器は各大周期中に桁上げ信号を完全に処
理する必要はない。

各ステージは各大周期が終った後に和および桁上げ伝号
を次段のステージに進め、最後のステージ】４が各ビッ
トの位置の和および桁上げ信号からなる出力を桁上げ搬
送加算器１７に出力する。この桁上げ搬送加算器１７は
桁上げ信号を完全に処理し３６ビント出力信号１８を出
力するが、この出力信号１８がそのチップの中間結果で
ある。第１図に示される素子は、“多重ステージ・デジ
タルの乗算および加算におけるまたはそれに関する改良
”　（イギリス特許出願第８６１２４５５号）と居され
、本出願と同日に出願されて係属中の特許出願において
も説明され、特許請求されている。

この係属中の出願の内容は相互参照によってここに含ま
れるものとして、この明細書においてはさらに説明する
ことはひかえる。

次に第２図を用いてタイミング動作を説明する。

第２図にはタイミングクロック２０から出力されるクロ
ックバス２１が示されており、本実施例において１クロ
ツタパルスが部分積の計算が行なわれる各小周期となっ
ている。本実施例において各大周期は、４ビツトまたは
８ビツトの係数に適合する４つの連続したクロックパル
スからなっている。シフトレジスタ１６に供給される入
力データは２２に図示され、これによってデータが妥当
な場合にピリオドを示す信号か合同され、適切なサンプ
リングが行なわれる。第１図に示される素子はクロック
パルスの立ち上がりに入力データとサンプリングするよ
うになっており、２つの連続した大周期のデータが第２
図に示される２３．　２４の時点でサンプリングされる
。

第１図に示された型の単一チップ上に形成されたフィル
タステージの数が信号解析の目的にとって不十分な場合
、一連のチップを相互接続して多段式アレイを形成する
ことが望ましい。そのようなカスケードが第３図に示さ
れているが、この例は本発明に従ったものではない。こ
こに図示された２個の連続した素子３０．３１はそれぞ
れ母線３２からは同じ入力データを母線３３からは係数
を受け取るようになっている。各素子は複数のステージ
３４を有し、各素子の動作はクロックパルス入力３５に
送られる共通のクロックによって制御される。そのよう
な素子は特に高速で動作できるようになっている。たと
えば入力データは１０ＭＨｚに達する周波数で送られる
ことができる。

（４号転送はオフチップ通信よりもオンチップ通信での
方がきわめて速く行なわれる。第３図にに示される例に
おいては、単一チップ上の各ステージは高速のオンチン
ブ接続によって次のステージに接続されているが、第１
の素子３０の最後のステージの出力は外部オフチップ接
続ライン３６によって第２の素子３１の最初のステージ
３４の入力に直接に接続されている。このオフチップ接
続ライン３６は、各チップから次のチップに送られる出
力信号のビット幅に依存するマルチビット並列接続とな
る。それはオンチップ通信よりも避は難く遅くなり、高
速動作においては、第１の素子３０の最後のステージが
出力する大周期のすぐ後の第２の素子３１の最初のステ
ージ３４が動作する大周期と同期に、第１の素子３０の
出力が処理するために第２の素子３１の最初のステージ
３４に受け取られることは不可能である。このオフチッ
プ接続ライン３６における避は難い遅延によって入力デ
ータ母線３２にある形の遅延が生じ、それ放入力データ
母線３２の遅延素子からの遅延した出力を受け取るため
に各素子に追加の入力ビンが要求される。さらに、チッ
プ間接線ライン３６のビットの必要な数が多段式アレイ
に含まれるフィルタステージ３４の数のそれぞれ２倍の
余分なビットを要求する。集積回路チップの利用可能な
限られたスペースにきわめて多くの入力および出力ビン
が必要となるこの問題を避けるためには、最大有効ビッ
トの選択された数を用いる各チップからの丸められた出
力を選択し、各チップから次のチップに送られる出力が
多段式アレイ長とは独立になることが望ましい。第１の
素子３０から丸められた出力を行なうには、第１図に示
される桁上げ搬送加算器１７と同様の加算器を用いて桁
上げ信号を処理し、ビット選択器を用いてピッＩ・の限
定された数を選択し、チップ間接続ライン３６を通る出
力を転送前に丸めることが必要である。

これらの動作はさらに遅延を生じて、チップ間接続ライ
ン３６が第２の素子３１の最初のフィルタステージの入
力に直接に導かれるならば、入力データ母線３２にある
遅延補償が必要となる。さらに、もしビットの選択され
た数だけがチップ間接続ライン３６にそって転送される
ならば、ビットの選択された数が次のチップの最初のフ
ィルタステージの正しいビットの位置に送られるために
、連続する各ステージの入力にさらに選択器が必要とな
る。また、第２の素子３１の各フィルタステージがそれ
自体の出力を行なう前に丸められたデータで動作するこ
とにより正確さが減少するという欠点もある。

本発明の一実施例による多重ステージ電気信号処理装置
のカスケードのブロック図を第４図に示す。本実施例に
おける各チップはＮ個のフィルタステージ３４を有する
Ｃ〜１０Ｓチップである。フィルタステージ３４は、第
１図を用いて前述したように、タイミングクロック２０
を用いる制御装置１５によって制御される。中間結果１
８は桁上げ搬送加算器１７によって各素子ごとに形成さ
れる。桁上げ搬送加算器１７の出力４０は、桁上げ搬送
加算器４２という形態をとった合同素子に達する前に選
択器およびラウンゾ４１に送られる。

桁上げ搬送加算器４２は選択器およびラウンゾ４１の出
力４３と遅延シフトレジスタ４５の出力４４とを合同す
る。桁上げ搬送加算器１７．４２、選択器およびラウン
ゾ４１および遅延シフトレジスタ４５はタイミングクロ
ック２０によって制御される。桁上げ搬送加算器４２は
合同出力４６を出力し、この合同出力４６はマルチビッ
ト並列データバス４８を通ってカスケードの次の素子の
入力４つに送られる。入力４９は、次の素子の遅延シフ
トレジスタ４５の入力に接続されている。２個の素子の
間の接続はさらに詳しく第５図に示されており、第５図
では第１の素子３０の出力部および第２の素子３〕の入
力部か示される。本実施例においては、第５図に示され
るデータ母線にデータバスのビット幅を示す表記法が用
いられる。

入力データ母線３２はフィルタステージに１６ビツト信
号を送り、各素子の最後のフィルタステージ３４の出力
は桁上げ搬送加算器１７に送られる３６ビツト信号であ
る。Ｈ１上げ搬送加算器１７からの中間結果はライン４
０に出力されるが、本実施例においては３６ビツト信号
のままである。選択器およびラウンゾ４１は２１ビツト
の最大有効ピントを選択し、放棄された最大有効ビット
から桁上げ入力信号を有して、ラウンディングが行なわ
れるようにしている。２４ビット信号がライン４３に出
力され、３ビツトの最犬釘効ビットの位置が符号拡張を
有するため、選択された２１ビツトの最大有効ビットと
同じビットになる。こうして多重ステージ電気信号処理
装置は２の補数で演算を行ない、負の数を取り扱うこと
ができる。ライン４３の２４ビット信号は桁上げ搬送加
算器４２に送られ、そこでライン４４を介しての遅延シ
フトレジスタ４５の出力と合同される。ライン４４の信
号も２４ビット信号であり、２４ビット信号がライン４
８に出力されるが、このライン４８は第１の素子３０の
出力と第２の素子３１の遅延シフトレジスタ４５の入力
とを接続している。

それ故、素子の合同結果の出力信号はライン４８にそっ
て次の素子の遅延シフトレジスタ４５に送られ、多段式
アレイの次の素子の中間結果の出力と合同される。

桁上げ搬送加算器１７．４５も選択器およびラウンジ４
１もそれぞれの演算を行なうには時間がかかるため、タ
イミングクロック２０の制御によって、演算に必要な整
数倍の大周期が割り当てられている。本実施例において
、おそらく桁上げ搬送加算器１７と選択器およびラウン
ジ４１はＰ大周期の遅延を生じる。桁上げ搬送加算器４
２は入力４９に図示される遅延が追加され、桁上げ搬送
加算器４２の演算の遅延とオフチップ接続ライン４８の
固有の遅延との合同された遅延は桁上げ搬送加算器４２
と第２の素子の遅延シフトレジスタ４５の入力との間の
整数倍の大周期となる。桁上げ搬送加算器４２と次の素
子の遅延シフトレジスタ４５の入力との間の合同の遅延
をＸ大周期と表−わす。もし各チップのフィルタが、そ
れぞれ１大周期を用いて演算を行なうＮ個のステージを
有していると、各チップのＮ個のステージによる処理時
間はＮ大周期となる。各遅延シフトレジスタ４５による
遅延の大周期の数をＹとすると、Ｘ十Ｙ−Ｎが成立する
。このようにして、あるチップの合同結果の出力４６と
次のチップの中間結果とは次のチップの桁上げ搬送加算
器４２でそれら９２つが同期化されるように合わせられ
る。第２のチップの中間結果は、第１のチップの合同結
果を形成中に第１のチップにデータを入力した最後の大
周期のすぐ後に第２のチップに入力された入力データを
用いて演算される。

それ故、桁上げ搬送加算器４２と４９とチップ間相互接
続ライン４８による大周期遅延はパイプライン効果によ
って新たな合同結果の出力が多段式アレイの他のチップ
に中間結果の形成と同じ周波数て供給されるようにする
が、パイプラインの遅延によって位相シフトが起こる。

このことによりチップ間の同期化がなされ、入力データ
の遅延が各チップに供給されないようになる。連続する
チップ間のチップ間接続ライン４８を通って転送される
ビットの数が減少し、各チップの利用可能な限られたス
ペースに必要とされる入力および出力ビンが少なくなる
。２４ビツトの内の２１ピントは第１の素子の選択器お
よびラウンジ４１による符号の拡散に先立って使用され
るが、２４ビツトを使用することによって、カスケード
のフィルタステージの数をそれぞれ２倍にした後に追加
のピントが含まれるようにする。

各ステージの丸められた出力か次のステージの丸められ
た出力とだけ合同されるようになる二とによって、第２
の素子自体が前のステージによってすでに丸められた数
のラウンディングを実行しない程不正確さは減少する結
果となる。

上記実施例において、桁上げ搬送加算器１７と選択器お
よびラウンジ４１によるＰ大周期の遅延は各チップに共
通であり、遅延シフトレジスタ４５によって起こる遅延
単位の数を決定する際に考慮に入れる必要はない。

本発明は上記実施例の細部に限定されることはない。例
えば、もし桁上げ搬送加Ｗ器４２ての合同に先立って各
素子の最後のステージの後に起きたＰ中位の遅延が各チ
ップに共通でない場合、遅延シフトレジスタ４５による
遅延の変化がある素子の出力と次の素子の中間結果との
同期化を行なうのに必要となる。

上記実施例は単一チップ素子に関したものであるが、本
発明はボード素子を用いて形成される多段式アレイを含
む他の多段式アレイにも適用できる。また上記実施例は
トランスバーサルフィルタに関したものであるが、他の
信号処理素子すなわち他のアレイにも用いることができ
る。

【図面の簡単な説明】

第１図は多ビツトバイナリコードのデジタル信号の解析
用のトランスバーサルフィルタに用いられた本発明の一
実施例による多重ステージ電気信号処理装置中の１素子
を示すブロック図、第２図は本発明の一実施例による多
重ステージ電気信号処理装置の動作を説明するためのタ
イミング図、 第３図は本発明によらないカスケード接続を示すブロッ
ク図、 第４図は第１図に示した素子間の本発明によるカスケー
ド接続を示すブロック図、 第５図は第４図に示した２素子間のカスケード接続の細
部を示すブロック図である。 １２．１３．１４・・・ステージ、１５・・・制御装置
、１６．４５・・・シフトレジスタ、１７・・・桁上げ
搬送加算器、２０・・・タイミングクロック、３０．３
１・・・素子、３４・・・ステージ。

Claims (1)

1. 【特許請求の範囲】 １、多段式アレイを形成するように相互接続された複数
   の素子に分散配置された複数の信号処理エレメントと、
   時間によって変化する入力データを各前記信号処理エレ
   メント入力する供給手段とを有し、同一の入力データが
   各前記素子に同時に供給され、 各前記素子が 少なくとも１個の信号処理エレメントと、 データの入力からある時間間隔を置いて該素子に入力さ
   れた入力データを処理した結果である中間結果を生成す
   る手段と、 第２の素子の前記中間結果と合同するために第１の素子
   の出力を前記第２の素子に供給するようにした相互接続
   手段と、 前記相互接続手段を通して受け取った出力を前記中間結
   果と合同して合同結果を形成する合同手段と、 前記合同結果を前記素子から前記相互接続手段を通して
   出力する出力手段とを有し、 前記相互接続手段が前記中間結果の形成に使用されるた
   めに入力データが第２の素子に入力した時刻から一定の
   時間が経過したある時刻に前記第２の素子の前記中間結
   果と第１の素子から出力された出力とを合同させるよう
   にした信号遅延手段と、 各前記信号処理エレメントにデータを入力する時刻を制
   御すると共に前記素子へのデータの入力と該データを使
   用しての中間結果の形成との間の時間を制御する時間制
   御手段と を有することを特徴とする多重ステージ電気信号処理装
   置。 ２、特許請求の範囲第１項記載の装置において、一連の
   時間に制御される周期において各前記信号処理エレメン
   トに供給される入力データを更新し各周期ごとの新たな
   中間結果を各素子に形成する手段を有し、前記時間遅延
   手段が時間遅延を行なって、第１の素子の出力と合同さ
   れる第２の素子の中間結果が前記第１の素子の出力に合
   同された中間結果を形成する周期のすぐ後の周期中に前
   記第２の素子に入力された入力データから得られる中間
   結果であることを特徴とする多重ステージ電気信号処理
   装置。 ３、特許請求の範囲第１項または第２項記載の装置にお
   いて、各前記素子が鎖状に連続して接続された複数の信
   号処理エレメントを有し、各前記信号処理エレメントが
   それぞれある制御された継続時間を有する一連の周期に
   おいて入力データを処理するようになっており、前記素
   子の中間結果を形成する前記時間間隔が各周期の前記継
   続時間および前記素子の前記信号処理エレメントの数に
   依存することを特徴とする多重ステージ電気信号処理装
   置。 ４、特許請求の範囲第３項記載の装置において、ある信
   号処理エレメントの出力を１周期後に次の信号処理エレ
   メントに供給し次の周期において前記次の信号処理エレ
   メントによる入力データに使用されるようにする手段と
   、各周期ごとに各前記信号処理エレメントへの入力デー
   タを更新する手段とを有することを特徴とする多重ステ
   ージ電気信号処理装置。 ５、特許請求の範囲第１項ないし第４項のいずれかに記
   載の装置において、各前記素子が、前記合同手段に接続
   される共に前記素子の信号処理エレメントまたは複数の
   信号処理エレメントによる前記中間結果の生成の間に制
   御された時間遅延を行なうようになっているさらに時間
   遅延を行なう手段を有し、前記素子の合同結果の出力が
   、合同された出力が前記素子から前記中間結果の形成の
   周波数と等しい周波数で出力されそして制御された時間
   遅延によって遅延される時間に制御されるパイプライン
   を形成するようになっていることを特徴とする多重ステ
   ージ電気信号処理装置。 ６、特許請求の範囲第１項ないし第５項のいずれかに記
   載の装置において、前記相互接続手段の一部を形成する
   前記信号遅延手段が各前記素子の入力と前記合同手段と
   の間に接続されていることを特徴とする多重ステージ電
   気信号処理装置。 ７、特許請求の範囲第５項記載の装置において、前記さ
   らに時間遅延を行なう手段が前記合同手段と次の素子の
   入力との間に接続されていることを特徴とする多重ステ
   ージ電気信号処理装置。 ８、特許請求の範囲第５項または第７項記載の装置にお
   いて、第２のさらに時間遅延を行なう手段が各前記素子
   の最後の信号処理エレメントと前記素子の前記合同手段
   との間に接続されていることを特徴とする多重ステージ
   電気信号処理装置。 ９、特許請求の範囲第１項ないし第８項のいずれかに記
   載の装置において、前記信号遅延手段が、データを順次
   移動させて時間遅延を行なうシフトレジスタ手段、すな
   わち順アドレス指定を行なう手段をもったメモリを有す
   ることを特徴とする多重ステージ電気信号処理装置。 １０、特許請求の範囲第１項ないし第９項のいずれかに
   記載の装置において、前記合同手段がある素子の出力を
   他の素子の前記中間結果に加算する加算素子を有するこ
   とを特徴とする多重ステージ電気信号処理装置。 １１、特許請求の範囲第１項ないし第１０項のいずれか
   に記載の装置において、前記信号処理エレメントのそれ
   ぞれが、鎖状に接続され入力データを使用する加算およ
   び前段の信号処理エレメントの出力との累算を行なうよ
   うになっている加算素子を有することを特徴とする多重
   ステージ電気信号処理装置。 １２、特許請求の範囲第１１項に記載の装置において、
   各前記素子が複数の信号処理エレメントを有し、各前記
   信号処理エレメントが鎖状に接続された加算素子を有す
   ると共に入力データと係数との乗算および前記乗算の結
   果と鎖状に接続された前段の信号処理エレメントによっ
   て出力されたデータとの累算を行なうようになっている
   ことを特徴とする多重ステージ電気信号処理装置。 １３、特許請求の範囲第１２項に記載の装置において、
   各前記信号処理エレメントが桁上げ信号を完全に処理す
   ることなく乗算を行なうように時間制御され、各前記素
   子が鎖状に接続された前記信号処理エレメントの最後の
   出力端に桁上げ搬送加算器を有し、前記素子の桁上げ処
   理された総計を得るようになっていることを特徴とする
   多重ステージ電気信号処理装置。 １４、特許請求の範囲第１項ないし第１３項のいずれか
   に記載の装置において、前記信号処理エレメントがマル
   チビット２進化表記デジタル信号を処理するようになっ
   ており、各前記素子が前記中間結果から各前記信号処理
   エレメントによって処理される前記マルチビット２進化
   表記デジタル信号よりも小さいビットによって形成され
   る信号を選択する選択手段を有することを特徴とする多
   重ステージ電気信号処理装置。 １５、特許請求の範囲第１４項に記載の装置において、
   多段式アレイの隣り合う素子がマルチビット並列接続に
   よって相互接続され、前記マルチビット並列接続が各信
   号処理エレメントによって処理されるマルチビット信号
   よりも小さいビットのビット幅を有することを特徴とす
   る多重ステージ電気信号処理装置。 １６、特許請求の範囲第１項ないし第１５項のいずれか
   に記載の装置において、相互接続された多段式アレイの
   各前記信号処理エレメントの入力データを各前記信号処
   理エレメントによる演算の１周期の後に更新する手段を
   有し、電気信号解析を行なうトランスバーサルフィルタ
   に設けられることを特徴とする多重ステージ電気信号処
   理装置。 １７、特許請求の範囲第１項ないし第１６項のいずれか
   に記載の装置において、各前記素子が単一シリコンチッ
   プ素子であることを特徴とする多重ステージ電気信号処
   理装置。