JPS58166824A - トランスバ−サルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術公費〕 本発明はトランスバーサルフィルタの改Ｊ！ＬＫ関する
。

〔発明の技術的背景〕

トランスバーサルフィルタは通信の分野で重要な技術の
一つであシ、Ｔ秒間隔ごとにタップのあゐ遅延メモリか
ら成る。時刻ｔ−ｒＴＫおけゐその出力信号ｙｒは、入
力信号Ｘｒとタップ係数ｔｕｓとの積和 によりて得られる。とくに可変タッグ係数をもつトラン
スパーサルフィルタは適応形と呼けれ、エコーキャンセ
ラや自動勢化器などに用いられていル０例工ば、エコー
キャンセラは２鎗式−４ＩＩ式線路の双方向通信等に用
いられ、両曽路の変換点に設けられたハイブリッドコイ
ルの不整合によって生ずるエコー成分を除去するもので
ある。このエコーバスのインパルス応答の推定値り筋を
得るものが適応形トランスパーナルフィルタであり、そ
の必１Ｉｔｋタップ数Ｎはインパルス応答がつづく時間
ｔＬと入力信号のサンプリング周波数ｆｓ　（＝１／Ｔ
）によってａする０例えばｉｂｓ＋３２ｍｓ　、　ｆｌ
！８ＫＨｘとすゐとＮは２ｓ６以上Ｋｍる０式（１）Ｋ
示すように、これがそのｔ〜トランスパーナルフィルタ
に於て必要な乗算と加算の演算器Ｋｔｌる。エコー中ヤ
ンセラに於ては１式（１）０ほかに１式（１）と同程度
の演算器のタップ係数の修正演算が必要である。

このように１エコー中ヤンセラに代表されるようなタッ
プ長の長いトランスパーサルフィルタの実用化にあ九っ
ては、乗算器Ｏ高速性が一つのキーポイントとなる。高
速性０点から社％−ちろんパラレル乗算器が適している
が、回路規模が大きくなり、且つ配曽等によゐ複雑さも
増す、サイズ及び消費電力の点からは、シリアル乗算器
が適しているが％現在の素子の処理速度では、１個の乗
算器で必要な全ての乗算を行なうのは極めて困難で複数
個の乗算器が必要である。一方、タップ長の長いトラン
スパーサルフィルタの実用化に対しとくにディジタルＬ
８Ｉ化？Ｉｃ＆いて問題になるのは、入力信号およびタ
ップ係数を記憶すゐメ４リナイズであり、素子数中チッ
プサイズの点から複数個０Ｌ８ＩＫ分割したほうが望ま
しい０以上の問題点は、エコーキャンセラに限らず、要
求されｊｔサンプリング周波数タップ長和よってはすべ
てのトランスパーサルフィルタにあてはすることであゐ
。

〔背景接衝の問題点〕

タップ長の畏いトランスパーサルフィルタや高いすンプ
リング周波数をもつトランスパーサルフィルタは、とく
にディジタルＬａＩ化に於ては、タップを分割して複数
個のハードウェア（以下タップスライス・ユニットと呼
ぶ）で構成することが望オしい、第１図、第２図は従来
のタップスライス・ユニットをエコーキャンセラに適用
し九例である。４９儒受信信号（遠端端末の送信信号）
は端子１．２およびハイブリッドコイル５を通して、２
線側近端端末６に受信される。近端端末６の送信信号は
ハイブリッドコイル５．端子３および４を経て遠端端末
に送信される。４ｍ側側受信号の一部はハイブリッドコ
イル５の不整合によ勤送信側へ漏れ、エコーとなぁ、こ
のエコーを打消すものが、タップスライス・ユニット７
１　ｅ７１　＊丁、と、加算器８および減算器９で構成
されるエコーキャンセラである。第長段目のエニットフ
轟はデータメモリ１０．係数メモリ１１．係数修正費演
算器１２．加算器１３．乗算器１４、アキエムレータ１
５およびセレクタ１６から構成される。

第１図、第２図の動作は次の通勤である。第１の入力端
子１００は、前段ユニットの第１０出力端子に接続され
、セレクタ１６は、端子１０００入力信号ｘｐ　（ｐ−
ｒ＝（１−＊　）Ｎ）か、デーｐ）モｙ１０の出力信号
Ｘｐ−Ｈを選択してデータメモリ１０に供給す為、初段
ユニットの第１の入力端子には端子ｌＯ受信信号ｘｒが
入力される。データメモりｌＯの内容は、メモリ内を逐
次シフトレ、第１の出力端子１０１．演算器１２１乗算
器１４およびセレクタ１６に供給される。端子１０１Ｆ
ｉ。

後段ユニットの第１の入力端子に接続される演算＠１２
は、データメモリ１０の出力信号Ｘｐ　−Ｈと第２の入
力端子１０２から入力される残差信号ｅｒから、係数補
正量Δｈｑ＋ｎ（ｑ＝（ｌ−ｓ　）Ｎ）Δｈｑ＋ｎ＝α
ｅ　ｒ　Ｘ　ｐ　＋１　　＊　ｎ　＝１　＋　２　””
　Ｎ＋　’　：定数（２）を演算し、加算器１３に供給
する。係数メモリ１１の内容は、メモす内を逐次シフト
し、出力信号ｔｌｑ＋ｎを加算器１３に供給する。加算
９１３は修正されたタップ係数ら＋ｎ ８ｑ＋ｎ＝ｋｑ＋ｎ＋Δｈｑ＋ｎ　、　ｎ　＝１　、２
　”　Ｎ　　　（３）を演算し１乗算器１４と係数メモ
ＩＪ　１１　＃／ｒ−供給する乗算［１１４とアキュム
レータ１５は、データメモリ１０の出力信号Ｘ　ｐ　−
ｎと加算器１３の出力ｂｑ＋ｎとの積和をとり１部分和
ｐ を第２の出力端子１０３に供給する。

各ユニツ）　７１１７ｍ　ｍ１誠の部分和いは、加算器
８によって総和ｙｒ 岸とちれ、擬似エコー信号となるこの擬似エコー信号ｙ
ｒと端子３０送信信号ｙｒは、減算器９によって差ｅｒ ｓｒ　Ｗ　ｙｒ−会　　　　　　（６）がとられ、１差
信号と愈る。残差信号ｅｒは、各ユニットの第２の入力
端子と端子４に入力されす。

以上の動作が１秒間で行表われ、各ユニットのセレクタ
は、Ｔ秒間隔ととに最初の約Ｔ／２Ｎ秒間で端子１０受
信信号、あるいは前段ユニットのデータメモリの出力信
号を自殺のデータメモリに入力し、最も古い内容がはき
だされる。残抄の時間はセレクタはデータメモリの出力
信号を選択する。

このようにタップ数ＮのトランスバーサルフィルタをＭ
段カスケード接続することくよって、全体としてタップ
数ＭＮのトランスバーサルフィルタのように動作する。

しかも、演算時間はユニット数に関係なく１秒間で行な
われるので、タップ長の長いトランスバーサルフィルタ
やサンプリング周波数の高いトランスバーサルフィルタ
が実現できる。

重要、第１図の各ユニットの部分和を総和をとる加算器
８０機細分、各ユニツ）Ｋ分散して収納する構成も考え
られる。第３図、第４図はそのような従来のタップスラ
イス・ユニットをエコーキャンセラに適用した他の例で
ある。第１図、第２園と同じ信号は同じ機能を有する回
路である。加算器１７と第３の入力環子１０４が各ユニ
ットの部分和をとるために新たに付加された回路である
。

加算器１７は、端子１０４から入力される前段ユニット
までの部分和、’％ｌ−１と向實ユニットの部分和（式
４）、すなわち、アキュムレータｌｌ５Ｏ出力の和をと
って、その出力、すなわち自段ユニットｔでの部分和ｙ
ｌ を第２の出力端子１０３に供給する。端子１０３は後段
ユニットの第３の入力端子に接続される。

このよう和して％第Ｍ［目のユニットの第３の出力端子
には各エエツ）　７ｉ　、７ｓ　ｅ１ｍＯＩＩ分和の総
和ｙｒ　（式５）が得られるので、これを減算器９に供
給すればよい。

しかしながら、これらの従来技術は以下のような欠点を
有する。第１の欠点は、タップスライスユニットの中に
アキエムレータを内蔵しているので、ユニットの回路構
成が複雑であることである。

第２の欠点は１部分和の加算器が直接シリアル接続され
ているので、：Ｌ＝ニットが増加に伴なってタリテイカ
ルバスて長＜ｔＤ、それによってクロツタレートが抑え
られることである。これは、ユニットのディジタルＬａ
Ｉ化に於て、単に加算器のカスケード接続による遅延Ｏ
はかに、Ｌ８Ｉの人出力バツファの大きな遅延が加わる
ので、大きな欠点となり。

〔発明の目的〕

本発明は、上述しえ従来技術の欠点を改良したもので、
その目的は回路構成の簡単なタップスライス・ユニット
で構成できるトランスバーサルフィルタを提供するとと
にある０本発明の他の目的性、クリティカルパスが短か
く且つ、それがユニット数によらず一定であるトランス
バーサルフィルタを提供することにある。

〔発明のＩＩＩｔ１！Ｊ 本発明によるトランスバーサルフィルタは、入力信号を
記憶するデータメモリと、タップ係数を記憶する係数メ
モリと、前記２つのメモリの出力Ｏ積をと為乗算器と、
前記乗算器の積を各ビットごとに和をとって総和を得る
アキュムレータと、さらに前記アキュムレータの加算入
力を、それぞれ所定のビット数遅砥するシフトレジスタ
で構成されゐことを特徴とするトランスバーサルフィル
タである。

【発明の実施例〕

以下に本発明の詳細を図面を用いて説明する。

第５図、第６図は本発明の実施例であり、タップスライ
スエエットを適用したものである。固定タップ係数ヲも
つトランスパーサルフィルタ回路である。

し九がって、本実施例のタップスライススーツ）　（＃
Ｅ６図）Ｋは、第４図の従来例の係数修正量演算器１２
．加算器１３および第２の入力端子１０２とセレクタ１
６は不要となる。鎮Ｓ＠、纂４図と同じ記号は同じ機能
をもつ囲路である。

本実施例と縞３図ｓ　＊　４図の例と本質的に異なる点
は、データメモリ出力と係数メモリ出力の積出力を所定
のビット数遅延し、七〇＊Ｗ、された積出力と、前段ま
でのデータメモリ出力と係数メモリ出力の積の和とを加
算し、その加算出力を１ビツト遅延して出力しているこ
とである。

１１ 第６図に於て、Ｍビットのシフトレジスタ１８と１ビツ
トのシフトレジスタ１９と（Ｍ＋１）入力＝１出力のセ
レクタ２０と第４の入力端子１０５が新しく付加され九
回路であゐ。

また、第４図に於ゐアキュムレータ１！Ｓが１い。

第！Ｓ図に於為加算器８１とシフトレジスタ８２によっ
て構成されるアキュムレータによって、データメモリ出
力と係数メモリ出力の積の総和がとられる。第６図に於
て、乗算器１４の出力端子はシフトレジスタ１８とセレ
クタ２０の第１の入力端子ＫＷ！続される。シフトレジ
スタ１８の１．２・・・・Ｍビットの出力端子は、それ
ぞれセレクタ２０の第２．第３・・・・・鎮（Ｍ＋１）
の入力端子に接続され第４の入力端子１０５はセレクタ
２００制御入力端子に＠続される。加算器１７の出力端
子はシフトレジスタ１９の入力端子が接続され、シフト
レジスタ１９の出力端子は第２の出力端子１０３に接続
されゐ。シフトレジスタ１９は加算器の入力ＩＩＫあっ
てもよい、加算器１７の一方の入力端子にはセレクタ町
、？の出力端子が接続され、加算器１７の他方の入力端
子には第２の入力端子１０４が付加される。第３ＷＡＫ
於て、端子１から入力信号ｘｒが入力され、最終段ユニ
ットの第２の出力端子はアキエムレータ８の入力端子に
接続され、アキュムレータ８の出力端子が端子２に出力
され、端子２かも出力信号ｙｒが出力される。第５関の
各ユニツ）Ｋは動作の説明を容易にするために１回路の
一部が示しである。第７図は第５図、１１６図の動作を
説明したものであ勧、（ａ）が１１２！ｒ段ユニットの
乗算器１４の出力ｙ速ｊ　１（ｂ）　、　（Ｃ）　＊　
（ｄ）がタップスライス・ユニットを１個、’ｌ＠１Ｍ
個カスケード接続した場合のトランスバーサルフィルタ
出力Ｙｂ１（である。

Ｍ＝、−２の場合、第２段目ユニット７謬のデータメモ
リ１０には、端子１１第１の入力端子１０１を通して、
入力信号ｘｒが入力される。第２段目ユニット７謬のデ
ータメモリ１０Ｖｃは、前段の第１の出力端子、第１の
入力端子１０１を通して、前段のデータメモリの出力信
号ｘｒ−Ｎが入力される。各段ユニットの乗算器１４に
は、データメモリｌＯの出力ｘｒ−ｎかＸｙ−Ｎ−ｎと
、係数メモリ１１の出力ｈｎかｌＩＮ＋ｎ　　が供給さ
れ、それ千れの乗算器出力ｙｓ＋ｙ７は− である、！１段目出力ｙｔは加算器１７．１ビツトシフ
トレジスタ１９を通して、出力端子１０３から、第２段
目の入力端子１（）４に入力される。第２段目出力Ｙｓ
’はシフトレジスタ１８によって１ビツト、Ｉｖ！延さ
れて、加算器１７に入力される第２段目の加算器１７は
、出力Ｙ：ｓＹ；を各ビットごとに加算し、加算結果は
１ビツトシフトレジスタ１９＆Ｃよって１ビツト遅延さ
れて、アキュムレータ（８１，８２）に入力される。こ
れがＮ回繰返されて、タップ数２Ｎの積和出力ｙｚｒが
２ビツト遅延して得られる。Ｍ２Ｓの場合も同様に動作
し一般にＭ段接続した場合は、タップ数ＭＮの積和出力
ｙＭｒが１Ｍビット遅延して得られることは明らかであ
る。そしてこの出力ＹＭｒが端子２を通して出力される
。

以上の積和演算と１秒間で行なわれ、各ユニットのデー
タメモリには端子１の受信信号、あるいは前段ユニット
のデータメモリの出力信号が入力される。

このようにタップ数Ｎのタップスライス・ユニットをＭ
段カスケード接続し、各ユニットの積和出力を蓄積加算
することＫよって、全体としてタッグ数ＭＮのトランス
バーサルフィルタのように動作する。演算時間は二ニッ
ト数によらず一定である。したがって、本発明によれば
各ユニットにアキュムレータを必要としないので、回路
構成が簡単で且つ、タップ長の長いトランスバーサルフ
ィルタやサンプリング周波数の高いトランスバーサルフ
ィルタを実現できる。

また、各ユニットの出力の和を求める加算器か１ビツト
のシフトレジスタを介してシリアル接続されているので
、ユニット数が増加してもクリティカルパスが短かく一
定であるという大きな効果がある。これは、所定のクロ
ックレートで動作させることができるので、とくにディ
ジタルＬＳＩ化する場合とくに有利となる。また、絶対
遅砥時間がユニット数分のび為だけでスルーフットは変
らない。

以上の実施例においては固守タップ係数のトランスバー
サルフィルタへの適用例についてのヘタが、本発明はタ
ップ係数の変化する自動等化器やエコーキャンセラなど
種々の適用が可能である。

その場合にはタップスライスユニットの係数修正量演算
器は必’ＩＫｋる。ｔた１以上の説明ではシリアル演算
の場合についてのべたが、パラレル演算も可能である。

〔発明の効果」 本発明によれば各ユニットにアキエムし一タを必要とし
ないので１回路構成が簡単で且つ、タップ長の長いトラ
ンスパーサルフィルタ中サンプリング周波数の高いトラ
ンスバーサルフィルタを実現できる。

【図面の簡単な説明】

縞１図と第２Ｉｉｌ、嬉３図と第４図は各々従来のトラ
ンスバーサルフィルタの構成例を示す図、第Ｓ図と第６
図は本発明の一実施例の構成図、第７図はその動作説明
図であゐ。 ？１４１　ｓ７Ｍ・・申タップスライスユニット８１・
中加算器　　　　８２・・・シフトレジスタ９・・・・
・減算器　　　　１０・・・データメモリ１１・・・・
係数メモリ１２・・・係数修正量演算器１３・・・・加
算器　　　　１４・・・乗算器１７・・・・加算器 １８…・Ｍビットシフトレジスタ １９・・・・１ビットシフトレジスタ 代理人弁理士　則近憲佑　（ほか１名 −１９ワ

Claims (1)

1. 【特許請求の範囲】 同一の回路構成をもつユニットをカスケード接続して構
   成されたトランスバーサルフィルタにおいて、 前記各ユニットは、第１の信号を入力する第１の入力端
   子と、第１の信号を記憶する鶴１のメモリと、第２の信
   号を記憶する第２のメモリと、第＋４の信号と第２の信
   号とを乗算する乗算器と、乗算器の出力を遅延する第１
   のシフトレジスタと。 ＃１のシフトレジスタの内部信号から所定時間だけ遅延
   しえ信号を選択するセレクタと、前段の部分和でああ第
   ３０信号を入力する第２の入力端子と、セレクタの出力
   と第３の信号を加算する加算器と、自段の部分和である
   加算出力を出力する第１の出力端子と、前記加算器と第
   ２の入力端子との間、あゐいは、前記加算器と第１０出
   力端子と０関に第２０シフトレジスタとを有し、さらに
   。 前記＃ＩＩのメモリの内部信号から所定の過去の信号を
   選択して出力する第２の出力端子とを有し。 前記第！Ｏ出力端子は後段エニツ）の第１の入力端子に
   接続され、前記第２の入力端子は前段ユニットの第１０
   出力端子に接続され、最終段工ニッ）ａ部分和の緩和を
   とる蓄積加算器を有することを特徴とするトランスバー
   サルフィルタ。