JPH0423609A - Ｆｉｒディジタルフィルタ - Google Patents
ＦｉｒディジタルフィルタInfo
- Publication number
- JPH0423609A JPH0423609A JP12868490A JP12868490A JPH0423609A JP H0423609 A JPH0423609 A JP H0423609A JP 12868490 A JP12868490 A JP 12868490A JP 12868490 A JP12868490 A JP 12868490A JP H0423609 A JPH0423609 A JP H0423609A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- filter
- clock signal
- delay
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 18
- 230000027311 M phase Effects 0.000 claims description 8
- 230000001934 delay Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルフィルタのＦＩＲディジタルフィ
ルタに利用する。特に、ｍ相りロックによる高速化を容
易にしたＦＩＲディジタルフィルタ（有限長インパルス
応答ディジタルフィルタ、ｆｉｎｉｔｅ ｉｍｐｕｌｓ
ｅ ｒｅｓｐｏｎｓｅ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ
） に関するものである。
ルタに利用する。特に、ｍ相りロックによる高速化を容
易にしたＦＩＲディジタルフィルタ（有限長インパルス
応答ディジタルフィルタ、ｆｉｎｉｔｅ ｉｍｐｕｌｓ
ｅ ｒｅｓｐｏｎｓｅ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ
） に関するものである。
本発明のＦＩＲディジタルフィルタにおいて、縦続接続
され人力データを遅延する（ｎ−１）個以上の遅延素子
および人力するクロック信号に基づき入力データまたは
上記遅延素子の出力信号をそれぞれ取込み対応する乗算
素子に与えるｎ個のラッチを含むフィルタ回路を複数ｍ
組設け、サンプリング周波数をｍ分周したｍ相の信号を
上記クロック信号としてｎ個のラッチにそれぞれ与え、
ｍ個のフィルタ回路の出力信号を順次出力することによ
り、 信号処理の高速化をはかることができ、かつモジュール
化ができるようにしたものである。
され人力データを遅延する（ｎ−１）個以上の遅延素子
および人力するクロック信号に基づき入力データまたは
上記遅延素子の出力信号をそれぞれ取込み対応する乗算
素子に与えるｎ個のラッチを含むフィルタ回路を複数ｍ
組設け、サンプリング周波数をｍ分周したｍ相の信号を
上記クロック信号としてｎ個のラッチにそれぞれ与え、
ｍ個のフィルタ回路の出力信号を順次出力することによ
り、 信号処理の高速化をはかることができ、かつモジュール
化ができるようにしたものである。
第４図は従来例のＦＩＲディジタルフィルタのブロック
構成図である。第５図は従来例のＦＩＲディジタルフィ
ルタのタイミングチャートである。
構成図である。第５図は従来例のＦＩＲディジタルフィ
ルタのタイミングチャートである。
第６図は他の従来例のＦＩＲディジタルフィルタのブロ
ック構成図である。
ック構成図である。
従来、ＦＩＲディジタルフィルタは、遅延素子の出力を
サンプリング周波数と異なるクロック信号でラッチする
ような回路がないたｔに、サンプリング周波数が高く、
係数の乗算や加算などの演算速度が間に合わなくなると
、フィルタの多相化をはかりサンプリング周波数を分周
したクロック信号を使って動作するようにフィルタを構
成していた。
サンプリング周波数と異なるクロック信号でラッチする
ような回路がないたｔに、サンプリング周波数が高く、
係数の乗算や加算などの演算速度が間に合わなくなると
、フィルタの多相化をはかりサンプリング周波数を分周
したクロック信号を使って動作するようにフィルタを構
成していた。
第４図は２相化した場合の構成を示す。人力データを遅
延素子１１Ａで遅延したデータ系列と、入力データその
ままのデータ系列とを同時に２分周されたクロック信号
φ１（またはクロック信号φ２）でラッチする。すると
、第５図に示すようにラッチ１２１ の上側には、１．
３．５．７、 、のデータ系列がラッチされ、１２．側
には、２．４．６．８、 、のデータ系列がラッチされ
る。したがって、ラッチ１２１ には１〜ｎのデータが
ラッチされ、次のクロック信号では３〜（ｎ＋２）のデ
ータがラッチされるというように、奇数を先頭にしたデ
ータ系列が演算されることになる。また、ラッチ１２２
には同様に２〜（ｎ＋１）のように偶数を先頭にしたデ
ータ系列がラッチされる。それらの演算結果をマルチプ
レクサ３０で切替えて、サンプリング周波数でサンプル
された速度のデータ系列に変換する。
延素子１１Ａで遅延したデータ系列と、入力データその
ままのデータ系列とを同時に２分周されたクロック信号
φ１（またはクロック信号φ２）でラッチする。すると
、第５図に示すようにラッチ１２１ の上側には、１．
３．５．７、 、のデータ系列がラッチされ、１２．側
には、２．４．６．８、 、のデータ系列がラッチされ
る。したがって、ラッチ１２１ には１〜ｎのデータが
ラッチされ、次のクロック信号では３〜（ｎ＋２）のデ
ータがラッチされるというように、奇数を先頭にしたデ
ータ系列が演算されることになる。また、ラッチ１２２
には同様に２〜（ｎ＋１）のように偶数を先頭にしたデ
ータ系列がラッチされる。それらの演算結果をマルチプ
レクサ３０で切替えて、サンプリング周波数でサンプル
された速度のデータ系列に変換する。
しかし、このような従来例のＦＩＲディジタルフィルタ
方式では、３相化を行うと第４図に示すように遅延素子
の数が増えるとともにラッチが３系列となり、２相化の
場合とはフィルタの構成が変わるために、サンプリング
周波数に合わせて何相化にして作成したフィルタは、そ
れ以上拡張することが困難である欠点があった。
方式では、３相化を行うと第４図に示すように遅延素子
の数が増えるとともにラッチが３系列となり、２相化の
場合とはフィルタの構成が変わるために、サンプリング
周波数に合わせて何相化にして作成したフィルタは、そ
れ以上拡張することが困難である欠点があった。
本発明は上記の欠点を解決するもので、信号処理の高速
化をはかることができ、かつモジュール化ができるＦＩ
Ｒディジタルフィルタを提供することを目的とする。
化をはかることができ、かつモジュール化ができるＦＩ
Ｒディジタルフィルタを提供することを目的とする。
本発明は、入力データのサンプリング周波数のクロック
信号およびそのサンプリング周波数が複数ｍ分周された
周波数のｍ相のクロック信号を発生するクロック発生器
と、それぞれの入力信号に係数を乗算する複数ｎ個の乗
算素子およびこのｎ個の乗算素子の出力信号を加算する
加算器を含む複数ｍ組のフィルタ回路とを備えたＦＩＲ
ディジタルフィルタにおいて、上記ｍ組のフィルタ回路
はそれぞれ、上記人力データを遅延する縦続接続された
（ｎ−１）個以上の遅延素子と、上記ｍ相のクロック信
号のうちの互いに異なる一つの相のクロック信号に基づ
き上記人力データまたは上記遅延素子の出力信号をそれ
ぞれ取込み上記入力信号として対応する乗算素子に与え
るｎ個のラッチとを含み、入力する切替制御信号に基づ
き上記ｍ組のフィルタ回路の出力信号を切替えて出力す
るマルチプレクサと、上記サンプリング周波数のクロッ
ク信号に基づき上計切替制御信号を上記マルチプレクサ
に与える切替制御部とを備えたことを特徴とする。
信号およびそのサンプリング周波数が複数ｍ分周された
周波数のｍ相のクロック信号を発生するクロック発生器
と、それぞれの入力信号に係数を乗算する複数ｎ個の乗
算素子およびこのｎ個の乗算素子の出力信号を加算する
加算器を含む複数ｍ組のフィルタ回路とを備えたＦＩＲ
ディジタルフィルタにおいて、上記ｍ組のフィルタ回路
はそれぞれ、上記人力データを遅延する縦続接続された
（ｎ−１）個以上の遅延素子と、上記ｍ相のクロック信
号のうちの互いに異なる一つの相のクロック信号に基づ
き上記人力データまたは上記遅延素子の出力信号をそれ
ぞれ取込み上記入力信号として対応する乗算素子に与え
るｎ個のラッチとを含み、入力する切替制御信号に基づ
き上記ｍ組のフィルタ回路の出力信号を切替えて出力す
るマルチプレクサと、上記サンプリング周波数のクロッ
ク信号に基づき上計切替制御信号を上記マルチプレクサ
に与える切替制御部とを備えたことを特徴とする。
また、本発明は、それぞれの入力信号に係数を乗算する
複数ｎ個の乗算素子と、このｎ個の乗算素子の出力信号
を加算する加算器とを備えたＦＩＲｆイジタルフィルタ
のフィルタ回路において、上記フィルタ回路は、人力デ
ータを遅延する縦続接続された（ｎ−１）個以上の遅延
素子と、入力するクロック信号に基づき上記入力データ
または上記遅延素子の出力信号をそれぞれ取込み上！己
入力信号として対応する遅延素子に与えるｎ個のラッチ
とを含むことができる。
複数ｎ個の乗算素子と、このｎ個の乗算素子の出力信号
を加算する加算器とを備えたＦＩＲｆイジタルフィルタ
のフィルタ回路において、上記フィルタ回路は、人力デ
ータを遅延する縦続接続された（ｎ−１）個以上の遅延
素子と、入力するクロック信号に基づき上記入力データ
または上記遅延素子の出力信号をそれぞれ取込み上！己
入力信号として対応する遅延素子に与えるｎ個のラッチ
とを含むことができる。
ｍ組のフィルタ回路はそれぞれ、（ｎ−１）個以上の遅
延素子で人力データを遅延し、またｎ個のラッチでｍ相
のクロック信号のうちの互いに異なる一つの相のクロッ
ク信号に基づき上記入力データまたは上記遅延素子の出
力信号をそれぞれ取り込み入力信号として対応する乗算
素子に与える。
延素子で人力データを遅延し、またｎ個のラッチでｍ相
のクロック信号のうちの互いに異なる一つの相のクロッ
ク信号に基づき上記入力データまたは上記遅延素子の出
力信号をそれぞれ取り込み入力信号として対応する乗算
素子に与える。
切替制御部はサンプリング周波数のクロック信号に基づ
き切替制御信号をマルチプレクサに与え、マルチプレク
サはこの切替制御信号に基づきｍ組のフィルタ回路の出
力信号を切替で出力する。
き切替制御信号をマルチプレクサに与え、マルチプレク
サはこの切替制御信号に基づきｍ組のフィルタ回路の出
力信号を切替で出力する。
以上の動作により信号処理を高速化することができ、か
つモジュール化ができる。
つモジュール化ができる。
本発明の実施例について図面を参照して説明する。第１
図は本発明第一実施例ＦＩＲディジタルフィルタのブロ
ック構成図である。第１図において・ＦＩＲディジタル
フィルタは、人力データのサンプリング周波数のクロッ
ク信号φ、およびそのサンプリング周波数が２分周され
た周波数の２相のクロック信号φ１、φ２を発生するク
ロック発生器２０と、それぞれの入力信号に係数を乗算
する複数ｎ個の乗算素子１３１．１３２およびこのｎ個
の乗算素子１３□、１３２の出力信号を加算する加算器
１４□、１４□を含む２組のフィルタ回路１０．．１０
□とを備える。
図は本発明第一実施例ＦＩＲディジタルフィルタのブロ
ック構成図である。第１図において・ＦＩＲディジタル
フィルタは、人力データのサンプリング周波数のクロッ
ク信号φ、およびそのサンプリング周波数が２分周され
た周波数の２相のクロック信号φ１、φ２を発生するク
ロック発生器２０と、それぞれの入力信号に係数を乗算
する複数ｎ個の乗算素子１３１．１３２およびこのｎ個
の乗算素子１３□、１３２の出力信号を加算する加算器
１４□、１４□を含む２組のフィルタ回路１０．．１０
□とを備える。
ここで本発明の特徴とするところは、
フィルタ回路１００．１０２はそれぞれ、上記入力デー
タを遅延する縦続接続された（ｎ−１）個以上の遅延素
子１１１．１１２ と、上記２相のクロック信号φ１、
φ２のうちの互いに異なる一つの相のクロック信号に基
づき１番目は上Δ己入力データを取込み２番目からｎ番
目は（ｎ−１）個の遅延素子１１１．１１゜の出力信号
を順次取込み上記入力信号としてそれぞれ対応する乗算
素子１３．．１３２に与えるｎ個のラッチ１２□、１２
□とを含み、入力する切替制御信号に基づきフィルタ回
路１０．．１０□の出力信号を切替えて出力するマルチ
プレクサ３０と、クロック発生器２０の出力するサンプ
リング周波数のクロック信号φ。に基づき上記切替制御
信号をマルチプレクサ３０に与える切替制御部４０とを
備えたことにある。
タを遅延する縦続接続された（ｎ−１）個以上の遅延素
子１１１．１１２ と、上記２相のクロック信号φ１、
φ２のうちの互いに異なる一つの相のクロック信号に基
づき１番目は上Δ己入力データを取込み２番目からｎ番
目は（ｎ−１）個の遅延素子１１１．１１゜の出力信号
を順次取込み上記入力信号としてそれぞれ対応する乗算
素子１３．．１３２に与えるｎ個のラッチ１２□、１２
□とを含み、入力する切替制御信号に基づきフィルタ回
路１０．．１０□の出力信号を切替えて出力するマルチ
プレクサ３０と、クロック発生器２０の出力するサンプ
リング周波数のクロック信号φ。に基づき上記切替制御
信号をマルチプレクサ３０に与える切替制御部４０とを
備えたことにある。
このような構成のＦＩＲディジタルフィルタの動作につ
いて説明する。第２図は本発明第二実施例ＦＩＲディジ
タルフィルタのフィルタ回路のブロック構成図である。
いて説明する。第２図は本発明第二実施例ＦＩＲディジ
タルフィルタのフィルタ回路のブロック構成図である。
第３図は本発明第三実施例の３相化デイジタルフイルタ
のブロック構成図である。
のブロック構成図である。
第１図は２相化りロック信号による高速化した２相化デ
イジタルフイルタである。第１図において、遅延素子１
１＋ 、１１２の１番目は入力データを入力して遅延し
、２番目から（ｎ−１）番目は順次にその前の遅延素子
の出力データを入力して遅延する。ラッチ１２．．１２
゜の１番目は入力データを入力し、２番目からｎ番目は
ｎ番目から（ｎ −１）番目の遅延素子の出力データを
それぞれ入力し、ラッチ１２．はクロック信号φ、に基
づきまたラッチ１２２はクロック信号φ２に基づき取込
みを行う。
イジタルフイルタである。第１図において、遅延素子１
１＋ 、１１２の１番目は入力データを入力して遅延し
、２番目から（ｎ−１）番目は順次にその前の遅延素子
の出力データを入力して遅延する。ラッチ１２．．１２
゜の１番目は入力データを入力し、２番目からｎ番目は
ｎ番目から（ｎ −１）番目の遅延素子の出力データを
それぞれ入力し、ラッチ１２．はクロック信号φ、に基
づきまたラッチ１２２はクロック信号φ２に基づき取込
みを行う。
乗算素子１３．．１３２ は、ラッチ１２．．１２２の
出力データにそれぞれ係数を乗算する。加算器１４０．
１４□は、乗算素子１３．．１３□の出力データを加算
する。
出力データにそれぞれ係数を乗算する。加算器１４０．
１４□は、乗算素子１３．．１３□の出力データを加算
する。
切替制御部４０は、クロック信号φ。に基づき切替制御
信号をマルチプレクサ３０に与える。マルチプレクサ３
０は、フィルタ回路１０． 、１０．の出力ｔ−夕をサ
ンプリングレートで出力する。
信号をマルチプレクサ３０に与える。マルチプレクサ３
０は、フィルタ回路１０． 、１０．の出力ｔ−夕をサ
ンプリングレートで出力する。
上述のように、２相化した場合にベースとなシフィルタ
回路１０．．１０２のモジュールはまったく同じで第２
図に示す回路でよい。
回路１０．．１０２のモジュールはまったく同じで第２
図に示す回路でよい。
また、３相化した場合を第３図に示す。クローク発生器
２０Ａ１切替制御部４０Ａおよびマルチプレクサ３０Ａ
だけを変更すれば、フィルタ回路１０．−１０３は第２
図に示す回路とまったく同じ回路が；個あればよい。
２０Ａ１切替制御部４０Ａおよびマルチプレクサ３０Ａ
だけを変更すれば、フィルタ回路１０．−１０３は第２
図に示す回路とまったく同じ回路が；個あればよい。
これを−船釣にｍ相にしてもフィルタ回路１０（：まっ
たく同じものを使用すればよい。
たく同じものを使用すればよい。
以上説明したように、本発駅は、信号処理の連速化をは
かることができ、かつモジュール化が７きる優れた効果
がある。
かることができ、かつモジュール化が７きる優れた効果
がある。
第１図は本発明第一実施例ＦＩＲディジタルフィルタの
ブロック構成図。 第２図は本発明第二実施例ＦＩＲディジタルフィルタの
フィルタ回路のブロック構成図。 第３図は本発明第三実施例ＦＩＲディジタルフィルタの
３相化デイジタルフイルタのブロック構成図。 第４図は従来例のＦＩＲディジタルフィルタのブロック
構成図。 第５図は従来例のＦＩＲディジタルフィルタのタイミン
グチャート。 第６図は他の従来例の３相化デイジタルフイルタのブロ
ック構成図。 １０１〜１０３・・・フィルタ回路、ＩＬ １１．〜１
１３．１１Ａ、ＩＩＢ・・・遅延素子、１２．１２１〜
１２３・・・ラッチ、１３．１３、〜１３３・・・乗算
素子、１４．１４、〜１４３・・・加算器、２０．２Ｏ
Ａ−・・クロック発生器、３０．３０Ａ・・・マルチプ
レクサ、４０．４０Ａ・・・切替制御部、φ。〜φ３・
・・クロック信号。
ブロック構成図。 第２図は本発明第二実施例ＦＩＲディジタルフィルタの
フィルタ回路のブロック構成図。 第３図は本発明第三実施例ＦＩＲディジタルフィルタの
３相化デイジタルフイルタのブロック構成図。 第４図は従来例のＦＩＲディジタルフィルタのブロック
構成図。 第５図は従来例のＦＩＲディジタルフィルタのタイミン
グチャート。 第６図は他の従来例の３相化デイジタルフイルタのブロ
ック構成図。 １０１〜１０３・・・フィルタ回路、ＩＬ １１．〜１
１３．１１Ａ、ＩＩＢ・・・遅延素子、１２．１２１〜
１２３・・・ラッチ、１３．１３、〜１３３・・・乗算
素子、１４．１４、〜１４３・・・加算器、２０．２Ｏ
Ａ−・・クロック発生器、３０．３０Ａ・・・マルチプ
レクサ、４０．４０Ａ・・・切替制御部、φ。〜φ３・
・・クロック信号。
Claims (1)
- 【特許請求の範囲】 １、入力データのサンプリング周波数のクロック信号お
よびそのサンプリング周波数が複数ｍ分周された周波数
のｍ相のクロック信号を発生するクロック発生器と、そ
れぞれの入力信号に係数を乗算する複数ｎ個の乗算素子
およびこのｎ個の乗算素子の出力信号を加算する加算器
を含む複数ｍ組のフィルタ回路とを備えた ＦＩＲディジタルフィルタにおいて、 上記ｍ組のフィルタ回路はそれぞれ、上記入力データを
遅延する縦続接続された（ｎ−１）個以上の遅延素子と
、上記ｍ相のクロック信号のうちの互いに異なる一つの
相のクロック信号に基づき上記入力データまたは上記遅
延素子の出力信号をそれぞれ取込み上記入力信号として
対応する乗算素子に与えるｎ個のラッチとを含み、 入力する切替制御信号に基づき上記ｍ組のフィルタ回路
の出力信号を切替えて出力するマルチプレクサと、上記
サンプリング周波数のクロック信号に基づき上記切替制
御信号を上記マルチプレクサに与える切替制御部とを備
えた ことを特徴とするＦＩＲディジタルフィルタ。 ２、それぞれの入力信号に係数を乗算する複数ｎ個の乗
算素子と、このｎ個の乗算素子の出力信号を加算する加
算器とを備えた ＦＩＲディジタルフィルタのフィルタ回路において、 上記フィルタ回路は、入力データを遅延する縦続接続さ
れた（ｎ−１）個以上の遅延素子と、入力するクロック
信号に基づき上記入力データまたは上記遅延素子の出力
信号をそれぞれ取込み上記入力信号としてそれぞれ対応
する乗算素子に与えるｎ個のラッチとを含む ことを特徴とするＦＩＲディジタルフィルタのフィルタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12868490A JPH0423609A (ja) | 1990-05-18 | 1990-05-18 | Ｆｉｒディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12868490A JPH0423609A (ja) | 1990-05-18 | 1990-05-18 | Ｆｉｒディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423609A true JPH0423609A (ja) | 1992-01-28 |
Family
ID=14990875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12868490A Pending JPH0423609A (ja) | 1990-05-18 | 1990-05-18 | Ｆｉｒディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216706A (ja) * | 1993-01-18 | 1994-08-05 | Nec Corp | トランスバーサルフィルタ |
| WO2005022745A1 (en) * | 2003-08-29 | 2005-03-10 | Diablo Technologies Inc. | Operating frequency reduction for transversal fir filter |
| EP3032743A1 (en) * | 2014-12-09 | 2016-06-15 | Rohm Co., Ltd. | Audio signal processing circuit, car audio apparatus, audio component apparatus, and electronic device |
-
1990
- 1990-05-18 JP JP12868490A patent/JPH0423609A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216706A (ja) * | 1993-01-18 | 1994-08-05 | Nec Corp | トランスバーサルフィルタ |
| WO2005022745A1 (en) * | 2003-08-29 | 2005-03-10 | Diablo Technologies Inc. | Operating frequency reduction for transversal fir filter |
| EP3032743A1 (en) * | 2014-12-09 | 2016-06-15 | Rohm Co., Ltd. | Audio signal processing circuit, car audio apparatus, audio component apparatus, and electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4811263A (en) | Infinite impulse response filters | |
| US4777612A (en) | Digital signal processing apparatus having a digital filter | |
| EP0084945A2 (en) | Direct digital to digital sampling rate conversion method and apparatus | |
| US4972356A (en) | Systolic IIR decimation filter | |
| JPH0423609A (ja) | Ｆｉｒディジタルフィルタ | |
| US5784378A (en) | Method and apparatus for time shaped finite impulse response filter with multiple signal stream capability | |
| JPS62286306A (ja) | 多重ステ−ジ電気信号処理装置 | |
| JPH0126204B2 (ja) | ||
| JPH0834407B2 (ja) | 入力加重形トランスバーサルフィルタ | |
| EP0464678B1 (en) | Input-weighted transversal filter | |
| JPH0421218B2 (ja) | ||
| KR960014116B1 (ko) | 입력 가중형 트랜스버설필터 | |
| JP2800820B2 (ja) | フイルタ装置 | |
| JPH0555875A (ja) | デイジタルフイルタ | |
| JP2527019B2 (ja) | 非巡回形補間フィルタ | |
| JPH0590897A (ja) | オーバーサンプリングフイルタ回路 | |
| JPS63257319A (ja) | 時分割多重型デジタルフイルタ | |
| JPH1093391A (ja) | 離散型フィルタ | |
| JP4243473B2 (ja) | Ｆｉｒディジタルフィルタ | |
| JPS63314014A (ja) | ディジタルフィルタ回路 | |
| JPH05283979A (ja) | Ｆｉｒ型フィルタ | |
| JP2913647B2 (ja) | ディジタルフィルタ | |
| KR19990075781A (ko) | 디지털 인터폴레이션 기능이 있는 병렬 fir 필터 시스템 | |
| JPH08335850A (ja) | 簡易デジタルフィルタ | |
| JPH02179021A (ja) | トランスバーサル型ディジタルフィルタ |