JPH1093391A - 離散型フィルタ - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を節減する。 【解決手段】 クロックＣＬＫは、シンボル周期Ｔに対
して１／Ｔの周波数で供給される。T-Spacedモードで
は、セレクタ４，８は入力Ａを選択する。その結果、レ
ジスタ群２０に含まれる８個のレジスタ１は、すべて直
列に接続され、１／Ｔのデータレートで入力される入力
信号列Ｘ（ｎ）に対して、T-Spacedモードのフィルタリ
ングが実現する。T/2-Spacedモードでは、セレクタ４，
８は入力Ｂを選択する。レジスタ６，７は、クロックＣ
ＬＫの正転および逆転信号に同期して入力信号列Ｘ
（ｎ）を取り込み、それぞれ後半群２２と前半群２１と
に入力する。その結果、２／Ｔのデータレートで入力さ
れる入力信号列Ｘ（ｎ）に対して、T/2-Spacedモードの
フィルタリングが実現する。T-Spacedモードを実現する
のに、４Ｔの遅延時間を有するシフトレジスタを必要と
しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、イコライザに好
適な離散型フィルタに関し、特に、回路規模を削減する
ための改良に関する。

【０００２】

【従来の技術】離散型フィルタは、例えば連続時間信号
をサンプリングして得られた信号など、離散的な時点ご
とに定義される信号、すなわち離散時間信号に対して、
フィルタリング処理を実行するフィルタである。離散型
フィルタは、振幅も離散化されたデジタル信号を処理の
対象とするデジタルフィルタとして構成されるのが通例
であり、イコライザ（等化器）をはじめ、通信分野など
の限られた周波数帯域の信号を取り扱う分野で広く用い
られている。

【０００３】デジタルケーブルテレビ（ＣＡＴＶ）など
のデジタル通信は、従来のアナログ通信に替わる高速デ
ータ通信システムとして実用化が進められている。デジ
タルＣＡＴＶでは、放置されているケーブルの先端など
で電波が反射することによって生じるマルチパス伝搬に
起因する多重遅延波の存在が確認されている。高速デジ
タル伝送を行う際には、この多重遅延波は、周波数選択
性フェージングの要因の一つとなる。

【０００４】周波数選択性フェージングを解消する技術
の一つとして、マルチパス伝搬に起因するシンボル間干
渉を適応的に除去する適応型のイコライザが研究されて
いる。デジタル通信では、シンボル周期と称されるあら
かじめ定められた期間ごとに、シンボルと称されるデー
タが送信される。マルチパス伝搬が起こらない理想的な
伝送路では、あるシンボルは、他のシンボル周期に送信
されるシンボルに影響を及ぼすことはない。しかし、マ
ルチパス伝搬によって多重遅延波が発生すると、その遅
延によって複数のシンボルが、同一のシンボル周期に受
信側に到達することになる。すなわち、シンボル間干渉
が生じる。

【０００５】イコライザは、離散型フィルタをその中心
的な要素として備えている。イコライザを構成する離散
型フィルタでは、入力信号をシフトレジスタで遅延さ
せ、シフトレジスタを構成する各レジスタの出力ノード
（「タップ」と称される）には、係数との乗算を行う乗
算器、および、各タップごとの乗算結果を足し合わせる
加算器が結合している。隣同士のタップの時間間隔すな
わち、シフトレジスタのクロック周期をタップ間隔と称
する。このタップ間隔によって、イコライザは２つのモ
ードに分類される。

【０００６】一つは、シンボル周期Ｔをタップ間隔とす
るT-Spaced（T-スペースト）モードであり、最も一般的
である。T-Spacedモードでは、各シンボルのみを入力と
して取り込む。他の一つは、シンボル周期Ｔの半分であ
るＴ／２をタップ間隔とするT/2-Spaced（T/2-スペース
ト）モードである。このT/2-Spacedモードでは、各シン
ボルとともに、シンボル間の信号も、イコライザに取り
込まれる。

【０００７】T/2-Spacedモードでは、第１に、−１／２
Ｔ＜ｆ＜１／２Ｔ、で規定される周波数ｆの範囲より外
の周波数帯域における雑音や歪みを除去することができ
るという利点が生まれる。また、第２に、クロックの位
相が大きくずれたときでも、等化が可能であるという利
点が得られる。

【０００８】T/2-Spacedモードでは、イコライザへの入
力信号のデータレートが、T-Spacedモードに比べて２倍
になる。データレートが２倍になると、それに合わせて
加算器および乗算器の動作速度も２倍にしなければなら
ないため、回路規模が増大するという問題があった。こ
の問題を解決するために、いわゆるポリフェーズ型のフ
ィルタを備えたイコライザが創出されている。このポリ
フェーズ型の離散型フィルタについて、以下に説明す
る。

【０００９】入力信号のデータレートは、T-Spacedモー
ドでは、１／Ｔであり、T/2-Spacedモードでは、２／Ｔ
である。一方、出力信号のデータレートは、T-Spacedモ
ードとT/2-Spacedモードのいずれにおいても、１／Ｔで
ある。従って、T/2-Spacedモードを実現するポリフェー
ズ型の離散型フィルタは、デシメーション率Ｄ＝２でデ
シメーション（間引き）を行うデシメーションフィルタ
となる。

【００１０】図６および図７の回路図に、それぞれ、ポ
リフェーズ型でないデシメーションフィルタ、および、
ポリフェーズ型のデシメーションフィルタの構成例を示
す。図６、図７にそれぞれ例示されるフィルタ１５１，
１５２は、いずれも８タップのフィルタとして構成され
ている。図６において、１はレジスタ、２は乗算器、３
は加算器、３１はデシメータ、Ｘ（ｎ）は入力信号列、
Ｙ（ｍ）は出力信号列、そして、Ｃ０〜Ｃ７は係数であ
る。

【００１１】レジスタ１は、データ入力端子に入力され
るデータ信号を、クロック端子に入力されるクロックの
１周期分遅延させて、データ出力端子すなわちタップへ
と出力する。乗算器２は、各タップの信号と対応する係
数Ｃ０〜Ｃ７の一つとを乗算して出力する。加算器３
は、乗算値と、前段の加算器３の出力とを加算して出力
する。ただし、タップ７に結合する最前段の加算器３の
一方入力には、値”０”が入力される。

【００１２】図６に示すように、デシメーションフィル
タ１５１では、タップ０（先頭タップ）からタップ７ま
での８タップが、順に直列に並んでいる。そして、レジ
スタ１に供給されるクロックＣＬＫ１の周波数は、入力
信号列Ｘ（ｎ）のデータレートに合わせて、２／Ｔとな
る。デシメータ３１では、最後段の加算器３から出力さ
れる信号が、１／Ｔの周波数を有するクロックＣＬＫ０
に同期してデシメートされる。その結果、デシメータ３
１からは、出力信号列Ｙ（ｍ）が１／Ｔのデータレート
で出力される。

【００１３】出力信号列Ｙ（ｍ）は、つぎの数式１で与
えられる。 ｛数式１｝：Ｙ（ｍ）＝Ｃ０・Ｘ（ｎ−７）＋Ｃ１・Ｘ（ｎ−６）＋Ｃ２・Ｘ （ｎ−５）＋・・・＋Ｃ７・Ｘ（ｎ）。 数式１において、ｎ＝２ｍである。

【００１４】一方、図７に例示するポリフェーズ型のデ
シメーションフィルタ１５２では、８個のタップは、タ
ップ１，３，５，７の４個の奇数タップを有する奇数タ
ップ群と、タップ０，２，４，６の４個の偶数タップを
有する偶数タップ群との、２つのタップ群に分けられ
る。そして、入力信号列Ｘ（ｎ）は、分配器３２によっ
て、奇数タップ群と偶数タップ群とに交互に振り分けら
れる。奇数タップ群へ入力される入力信号列Ｘ（２ｍ）
は、つぎの数式２で与えられる。

【００１５】 ｛数式２｝：Ｘ（２ｍ）＝Ｘ（０），Ｘ（２），Ｘ（４），Ｘ（６），・・・ 。 また、偶数タップ群へ入力される入力信号列Ｘ（２ｍ＋
１）は、つぎの数式３で与えられる。 ｛数式３｝：Ｘ（２ｍ＋１）＝Ｘ（１），Ｘ（３），Ｘ（５），Ｘ（７），・ ・・。

【００１６】それぞれのタップ群へ入力される入力信号
列Ｘ（２ｍ），Ｘ（２ｍ＋１）のデータレートは、入力
信号列Ｘ（ｎ）のデータレートの半分の大きさとなる。
このため、各タップ群には、１／Ｔの周波数を有するク
ロックＣＬＫ０が供給される。奇数タップ群の出力信号
列Ｙｏ（ｍ）、および、偶数タップ群の出力信号列Ｙｅ
（ｍ）は、それぞれ、つぎの数式４、数式５で与えられ
る。

【００１７】 ｛数式４｝：Ｙｏ（ｍ）＝Ｃ１・Ｘ（２（ｍ−３））＋Ｃ３・Ｘ（２（ｍ−２ ））＋Ｃ５・Ｘ（２（ｍ−１））＋Ｃ７・Ｘ（２ｍ）。 ｛数式５｝：Ｙｅ（ｍ）＝Ｃ０・Ｘ（２（ｍ−３）＋１）＋Ｃ２・Ｘ（２（ｍ −２）＋１）＋Ｃ４・Ｘ（２（ｍ−１）＋１）＋Ｃ６・Ｘ（２ｍ＋１）。

【００１８】そして、デシメーションフィルタとしての
出力信号列Ｙ（ｍ）は、つぎの数式６で与えられる。こ
の演算は、加算器３３で行われる。 ｛数式６｝：Ｙ（ｍ）＝Ｙｏ（ｍ）＋Ｙｅ（ｍ）。 すなわち、ポリフェーズ型でないデシメーションフィル
タ１５１の出力信号列Ｙ（ｍ）と同一となる。

【００１９】このように、ポリフェーズ型のデシメーシ
ョンフィルタでは、シフトレジスタに供給されるクロッ
クの周波数を、１／Ｔとすることができる。フィルタを
構成する回路が１／Ｔの周波数で動作すればよいので、
設計が容易であるという利点が生まれる。

【００２０】ポリフェーズ型のデシメーションフィルタ
では、さらに、T/2-Spacedモードの動作とT-Spacedモー
ドの動作とを、同一の回路を用いて実現することも可能
である。そうすることによって、回路規模の増大を抑え
ることができる。ポリフェーズ型のフィルタを用いて、
同一回路でT-SpacedモードとT/2-Spacedモードとを実現
した例として、「Architecture and Circuit Design of
a 6-GOPS Signal Processor for QAM Demodulator App
lications」（以下、「引例１」と称する）が挙げられ
る。

【００２１】図８は、引例１のフィルタ１５３がT/2-Sp
acedモードで動作するときの、等価的な構成を示す回路
図である。すなわち、引例１のフィルタ１５３を構成す
る各要素は、T/2-Spacedモードを実現するときには、図
８の回路図のとおりに接続される。

【００２２】図８に示すように、T/2-Spacedモードで動
作するときには、フィルタ１５３は、奇数タップ群と偶
数タップ群に分割され、各タップ群の出力が加算器３３
で加算されることによって、出力信号列Ｙ（ｎ）が得ら
れる。すなわち、二つのタップ群は互いに並列に接続さ
れている。また、各タップ群には、１／Ｔの周波数を有
するクロックＣＬＫ０が供給される。

【００２３】偶数タップ群の入力側には、レジスタ１と
同様に、クロックＣＬＫ０に同期してデータ信号を取り
込むレジスタ３４が接続される。一方、奇数タップ群の
入力側には、クロックＣＬＫ０から位相が１８０°ずれ
た反転クロックＣＬＫ０^*に同期してデータ信号を取り
込むレジスタ３５が接続される。このため、偶数タップ
群には、入力信号列Ｘ（ｎ）の中から、クロックＣＬＫ
０に同期した信号列が入力され、奇数タップ群には、反
転クロックＣＬＫ０^*に同期した信号列が入力される。

【００２４】一方、引例１のフィルタ１５３が、T-Spac
edモードで動作するときには、図９の回路図に等価的な
構成となる。このときにも、８個のタップは、４タップ
ずつの２つのタップ群に分かれて並列に接続されてお
り、各タップ群の出力が加算器３３で加算されることに
よって、出力信号列Ｙ（ｎ）が得られる。ただし、二つ
のタップ群の一方には、タップ０〜３が属し、他方には
タップ４〜７が属する。

【００２５】各タップ群には、T/2-Spacedモードと同様
に、周波数が１／ＴであるクロックＣＬＫ０が供給され
る。これら二つのタップ群の間の遅延量を補正するため
に、タップ０〜３が属するタップ群の入力側には、遅延
量が４×Ｔの大きさであるシフトレジスタ３６が接続さ
れる。

【００２６】

【発明が解決しようとする課題】以上のように、T-Spac
edモードとT/2-Spacedモードの双方の動作を実現する離
散型フィルタでは、T-Spacedモードを実現するために、
余分なシフトレジスタを必要とするという問題点があっ
た。しかも、このシフトレジスタの遅延量は、フィルタ
のタップ数が増加するのにともなって、より大きくする
必要があり、シフトレジスタの回路規模が拡大するとい
う問題点があった。

【００２７】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、T-Spacedモー
ドとT/2-Spacedモードの双方の動作を、小さい回路規模
で実現する離散型フィルタを提供することを目的とす
る。

【００２８】

【課題を解決するための手段】この発明の装置は、入力
信号をクロックに同期して順次伝搬させるレジスタ群
と、前記レジスタ群を伝搬する信号の列に、個別に係数
を乗じる乗算器の群と、前記乗算器の群の各々の乗算値
を加算し、出力信号として出力する加算器の群と、を備
えた離散型フィルタに関する。そして、第１の発明の装
置は、前記レジスタ群を等分割するように、入力側に位
置する前半群と出力側に位置する後半群との間に介挿さ
れ、選択信号に応じて第１および第２入力の信号の一つ
を選択的に出力し、前記第１入力が前記前半群に接続さ
れ、出力が前記後半群に接続されたセレクタと、前記入
力信号を、前記前半群の入力と前記第２入力とに分配す
る分配部と、をさらに備えている。また、この分配部
は、前記選択信号が前記第１入力を選択したときには、
前記クロックに同期して前記入力信号を取り込んで得た
信号を、前記前半群の入力へと分配し、前記選択信号が
前記第２入力を選択したときには、前記クロックに同期
して前記入力信号を取り込んで得た信号と、前記クロッ
クを第１クロックとしてこれとは位相の異なる第２クロ
ックに同期して前記入力信号を取り込んで得た信号と
の、一方と他方とを、前記前半群の入力と前記第２入力
とに、交互に分配する。

【００２９】第２の発明の装置は、第１の発明の離散型
フィルタにおいて、前記分配部が、出力が前記第２入力
に接続され、前記入力信号を前記第１クロックに同期し
て取り込むとともに、当該第１クロックの１周期分遅延
させて出力する第１レジスタと、前記入力信号を前記第
２クロックに同期して取り込むとともに、前記１周期分
遅延させて出力する第２レジスタと、前記セレクタを第
１セレクタとし、前記選択信号に応じて第３および第４
入力の信号の一つを選択的に出力し、前記第３入力が前
記第１レジスタの出力に接続され、前記第４入力が前記
第２レジスタの出力に接続され、出力が前記前半群の前
記入力に接続された第２セレクタと、を備えている。し
かも、前記第１セレクタが、前記選択信号に応じて、前
記第１および第２入力の信号を選択するときに、前記第
２セレクタは、それぞれ前記第３および第４入力の信号
を選択する。

【００３０】第３の発明の装置は、第１の発明の離散型
フィルタにおいて、前記分配部が、出力が前記前半群の
前記入力に接続され、前記入力信号を前記第１クロック
に同期して取り込むとともに、当該第１クロックの１周
期分遅延させて出力する第１レジスタと、出力が前記第
２入力に接続され、前記入力信号を前記第２クロックに
同期して取り込むとともに、前記１周期分遅延させて出
力する第２レジスタと、を備えている。

【００３１】第４の発明の装置は、第２または第３の発
明の離散型フィルタにおいて、前記レジスタ群、並び
に、前記第１および第２レジスタには、前記第１クロッ
クが共通に供給され、前記第２レジスタは、前記第１ク
ロックの反転クロックを前記第２クロックとしている。

【００３２】

【発明の実施の形態】

＜実施の形態１＞図１は、実施の形態１の離散型フィル
タの構成を示す回路図である。この装置１０１は、８タ
ップのポリフェーズ型のフィルタであり、同一回路でT-
SpacedモードとT/2-Spacedモードの双方の動作を実現す
る。なお、以下の図において、図６〜図９に示した従来
の装置と同一部分については、同一符号を付してその詳
細な説明を略する。

【００３３】この装置１０１は、８個のタップに対応す
る８個のレジスタ１が直列に結合してなるレジスタ群２
０を備えている。８個のレジスタ１の各々は、クロック
ＣＬＫに同期してシフト動作を行う。すなわち、レジス
タ１へ入力されたデータ信号は、クロックＣＬＫの１周
期分遅延して出力される。

【００３４】レジスタ群２０は、セレクタ４によって、
入力側に位置する前半群２１と出力側に位置する後半群
２２とに等分割されている。すなわち、前半群２１の最
後段のレジスタ１と、後半群２２の最前段のレジスタ１
との間に、セレクタ４が介挿されている。セレクタ４は
二入力型のセレクタであり、その一方入力Ａには前半群
２１の最後段のレジスタ１の出力が接続され、出力には
後半群２２の最前段のレジスタ１の入力が接続されてい
る。セレクタ４は、二つの入力Ａ，Ｂへ入力される信号
の中から、外部から入力される選択信号ＳＥＬに応答し
て、いずれかを選択して出力する。

【００３５】レジスタ群２０に属する８個のレジスタ１
の出力、すなわちタップには、それぞれ乗算器２および
加算器３が結合している。乗算器２は、各タップのデー
タ信号と、各乗算器２に付与される係数との積を算出す
る。加算器３は、レジスタ１と同様に、直列に接続され
ることによって、各タップに結合する乗算器２の出力を
順次加算する。そして、後半群２２の最後段のレジスタ
１のタップに結合する加算器３からは、８個のタップに
結合する８個の乗算器２の出力がすべて加算されてなる
データ信号が、出力信号列Ｙ（ｍ）として出力される。

【００３６】前半群２１の入力には、分配部５の一方出
力が接続されている。また、セレクタ４の他方入力Ｂに
は、分配部５の他方出力が接続されている。分配部５
は、入力信号列Ｘ（ｎ）を、２つの出力へと分配する機
能を果たす装置部分である。

【００３７】分配部５には、二つのレジスタ６，７が備
わっている。一方のレジスタ６は、レジスタ１と同様
に、クロックＣＬＫに同期してシフト動作を行うレジス
タである。他方のレジスタ７は、レジスタ１とは異な
り、クロックＣＬＫの反転クロックＣＬＫ^*に同期して
シフト動作を行うレジスタである。すなわち、デューテ
ィ比が５０％のクロックＣＬＫが供給されるときには、
二つのレジスタ６，７は、互いに逆相（１８０°の位相
差）でシフト動作を行う。

【００３８】分配部５には、さらにセレクタ８が備わっ
ている。セレクタ８は、セレクタ４と同様に、二入力
Ａ，Ｂへ入力される信号の中から、選択信号ＳＥＬに応
答して、いずれかを選択して出力する。レジスタ６，７
には、入力信号列Ｘ（ｎ）が共通に入力される。そし
て、レジスタ６の出力はセレクタ８の入力Ａへと入力さ
れ、レジスタ７の出力は入力Ｂへと入力される。セレク
タ８の出力は、分配部５の一方出力として前半群２１へ
と入力される。レジスタ６の出力は、さらに、分配部５
の他方出力としてセレクタ４の入力Ｂへと入力される。

【００３９】この装置１０１は、周波数がシンボル周期
Ｔに対して１／Ｔであり、デューティ比が５０％である
クロックＣＬＫ０を、クロックＣＬＫとして供給するこ
とによって、T-SpacedモードとT/2-Spacedモードの双方
の動作を実現する。いずれのモードを選択するかは、選
択信号ＳＥＬによって任意に指定される。

【００４０】図２は、T-Spacedモードが選択されたとき
の、装置１０１の等価的な構成を示す回路図である。T-
Spacedモードでは、選択信号ＳＥＬは、セレクタ４，８
の双方に対して、入力Ａを選択するように指示する。そ
の結果、前半群２１に属する４個のレジスタ１と、後半
群２２に属する４個のレジスタ１は、図２に示すよう
に、直列に接続される。そして、直列に接続された８個
のレジスタ１の出力は、最後段から最前段へ向かう順
に、タップ０からタップ７にそれぞれ対応する。

【００４１】T-Spacedモードでは、入力信号列Ｘ（ｎ）
は、１／Ｔのデータレートで入力される。そして、入力
信号列Ｘ（ｎ）は、クロックＣＬＫ０に同期してシフト
動作するレジスタ６によって逐一取り込まれ、シンボル
周期Ｔに相当する遅延が付加された上で、最前段のレジ
スタ１へと入力される。レジスタ群２０を構成する８個
のレジスタ１は、入力されたデータ信号を、クロックＣ
ＬＫ０に同期して、１周期分の遅延を付加しつつ順送り
する。

【００４２】後半群２２の最後段のレジスタ１のタップ
に結合する加算器３からは、８個のタップに結合する８
個の乗算器２の出力、すなわち、各タップのデータ信号
と係数Ｃ０〜Ｃ７との積が、すべて加算されてなるデー
タ信号が、出力信号列Ｙ（ｍ）として出力される。各レ
ジスタ１が、クロックＣＬＫ０に同期してシフト動作す
るので、出力信号列Ｙ（ｍ）は、入力信号列Ｘ（ｎ）と
同じく、１／Ｔのデータレートで出力される。

【００４３】以上のように、装置１０１を用いることに
よって、シンボル周期Ｔをタップ間隔とする、T-Spaced
モードの動作を実現することができる。

【００４４】図３は、T/2-Spacedモードが選択されたと
きの、装置１０１の等価的な構成を示す回路図である。
T/2-Spacedモードでは、選択信号ＳＥＬは、セレクタ
４，８の双方に対して、入力Ｂを選択するように指示す
る。その結果、前半群２１の最後段のレジスタ１と、後
半群２２の最前段のレジスタ１とは、図３に示すよう
に、互いに切り放される。前半群２１に属する４個のレ
ジスタ１は、奇数タップに対応し、後半群２２に属する
４個のレジスタ１は、偶数タップに対応する。

【００４５】T/2-Spacedモードでは、入力信号列Ｘ
（ｎ）は、２／Ｔのデータレートで入力される。そし
て、入力信号列Ｘ（ｎ）は、クロックＣＬＫ０に同期し
てシフト動作するレジスタ６と、反転クロックＣＬＫ０
^*に同期してシフト動作するレジスタ７とによって、交
互に取り込まれる。入力信号列Ｘ（ｎ）の中で、レジス
タ６に取り込まれた信号列は、シンボル周期Ｔに相当す
る遅延が付加された上で、後半群２２へと入力される。
また、レジスタ７に取り込まれた信号列は、同じくシン
ボル周期Ｔに相当する遅延が付加された上で、前半群２
１へと入力される。

【００４６】前半群２１および後半群２２の各々に属す
る４個のレジスタ１は、入力されたデータ信号を、クロ
ックＣＬＫ０に同期して、１周期分の遅延を付加しつつ
順送りする。８個の加算器３は、レジスタ１とは異な
り、つねに直列に接続されている。このため、後半群２
２の最後段のレジスタ１のタップに結合する加算器３か
らは、８個のタップに結合する８個の乗算器２の出力、
すなわち、各タップのデータ信号と係数Ｃ０〜Ｃ７との
積が、すべて加算されてなるデータ信号が、出力信号列
Ｙ（ｍ）として出力される。

【００４７】各レジスタ１が、クロックＣＬＫ０に同期
してシフト動作するので、出力信号列Ｙ（ｍ）は、入力
信号列Ｘ（ｎ）と同じく、１／Ｔのデータレートで出力
される。すなわち、出力信号列Ｙ（ｍ）は、デシメーシ
ョン率Ｄ＝２で入力信号列Ｘ（ｎ）がデシメートされた
信号列として取り出される。

【００４８】以上のように、装置１０１を用いることに
よって、シンボル周期Ｔの半分であるＴ／２をタップ間
隔とする、T/2-Spacedモードの動作を実現することがで
きる。

【００４９】この装置１０１では、２個のレジスタ６，
７と２個のセレクタ４，８とによって、二つのモードを
切り替えるための装置部分が構成される。しかも、レジ
スタ６，７の個数は、タップ数が増加しても変わりがな
い。すなわち、従来装置に比べて回路規模が節減され
る。

【００５０】また、図２と図３とを比較すればわかるよ
うに、装置１０１ではタップ０の位置が、二つのモード
の間で共通となっている。イコライザに用いられる離散
型フィルタでは、係数の初期値は、Ｃ０＝１、Ｃｉ＝０
（ｉ≠０）に設定されるのが通例である。装置１０１で
は、係数の初期値を”１”に設定すべきタップが、二つ
のモードの間で不変であるために、係数の初期値を振り
分けるための特別の制御回路を必要としないという利点
がある。

【００５１】＜実施の形態２＞図４は、実施の形態２の
離散型フィルタの構成を示す回路図である。この装置１
０２は、装置１０１と同様に、８タップのポリフェーズ
型のフィルタであり、同一回路でT-SpacedモードとT/2-
Spacedモードの双方の動作を実現する。装置１０２は、
分配部５が分配部１５へと置き換えられている点におい
て、装置１０１とは特徴的に異なっている。

【００５２】前半群２１の入力には、分配部１５の一方
出力が接続され、セレクタ４の他方入力Ｂには、分配部
１５の他方出力が接続されている。分配部１５は、分配
部５と同様に、入力信号列Ｘ（ｎ）を、２つの出力へと
分配する機能を果たす装置部分である。

【００５３】分配部１５には、クロックＣＬＫに同期し
てシフト動作を行うレジスタ６と、反転クロックＣＬＫ
^*に同期してシフト動作を行うレジスタ７とが備わって
いる。レジスタ６，７には、入力信号列Ｘ（ｎ）が共通
に入力される。そして、レジスタ６の出力は、分配部１
５の一方出力として前半群２１へと入力される。また、
レジスタ７の出力は、分配部１５の他方出力としてセレ
クタ４の入力Ｂへと入力される。

【００５４】この装置１０２は、装置１０１と同様に、
周波数１／Ｔで、デューティ比が５０％であるクロック
ＣＬＫ０を、クロックＣＬＫとして供給することによっ
て、T-SpacedモードとT/2-Spacedモードの双方の動作を
実現する。いずれのモードを選択するかは、選択信号Ｓ
ＥＬによって任意に指定される。

【００５５】T-Spacedモードでは、選択信号ＳＥＬは、
セレクタ４に対して、入力Ａを選択するように指示す
る。その結果、T-Spacedモードが選択されたときの、装
置１０２の等価的な構成は、図２と同一の回路図で表さ
れる。その結果、T-Spacedモードの動作が、装置１０２
と同様に実現する。

【００５６】図５は、T/2-Spacedモードが選択されたと
きの、装置１０２の等価的な構成を示す回路図である。
T/2-Spacedモードでは、選択信号ＳＥＬは、セレクタ４
に対して、入力Ｂを選択するように指示する。その結
果、前半群２１の最後段のレジスタ１と、後半群２２の
最前段のレジスタ１とは、図５に示すように、互いに切
り放される。前半群２１に属する４個のレジスタ１は、
偶数タップに対応し、後半群２２に属する４個のレジス
タ１は、奇数タップに対応する。すなわち、装置１０１
とは、前半群２１と後半群２２の役割が置き換えられて
いる。

【００５７】T/2-Spacedモードでは、入力信号列Ｘ
（ｎ）は、２／Ｔのデータレートで入力される。そし
て、入力信号列Ｘ（ｎ）は、クロックＣＬＫ０に同期し
てシフト動作するレジスタ６と、反転クロックＣＬＫ０
^*に同期してシフト動作するレジスタ７とによって、交
互に取り込まれる。入力信号列Ｘ（ｎ）の中で、レジス
タ６に取り込まれた信号列は、シンボル周期Ｔに相当す
る遅延が付加された上で、前半群２１へと入力される。
また、レジスタ７に取り込まれた信号列は、同じくシン
ボル周期Ｔに相当する遅延が付加された上で、後半群２
２へと入力される。

【００５８】前半群２１および後半群２２の各々に属す
る４個のレジスタ１は、入力されたデータ信号を、クロ
ックＣＬＫ０に同期して、１周期分の遅延を付加しつつ
順送りする。８個の加算器３は直列に接続されているの
で、後半群２２の最後段のレジスタ１のタップに結合す
る加算器３からは、８個のタップに結合する８個の乗算
器２の出力、すなわち、各タップのデータ信号と係数Ｃ
０〜Ｃ７との積が、すべて加算されてなるデータ信号
が、出力信号列Ｙ（ｍ）として出力される。

【００５９】各レジスタ１がクロックＣＬＫ０に同期し
てシフト動作するので、出力信号列Ｙ（ｍ）は、入力信
号列Ｘ（ｎ）と同じく、１／Ｔのデータレートで出力さ
れる。すなわち、出力信号列Ｙ（ｍ）は、デシメーショ
ン率Ｄ＝２で入力信号列Ｘ（ｎ）がデシメートされた信
号列として取り出される。このようにして、T/2-Spaced
モードの動作が実現する。

【００６０】この装置１０２では、２個のレジスタ６，
７と１個のセレクタ４とによって、二つのモードを切り
替えるための装置部分が構成される。しかも、レジスタ
６，７の個数は、タップ数が増加しても変わりがない。
すなわち、従来装置に比べて回路規模が節減される。ま
た、実施の形態１の装置１０１と比べても、セレクタ８
が削減されており、回路規模の節減効果がさらに顕著で
ある。

【００６１】なお、図２と図５とを比較すればわかるよ
うに、装置１０２ではタップ０の位置が、二つのモード
の間で異なっているので、係数の初期値を、Ｃ０＝１、
Ｃｉ＝０（ｉ≠０）に設定する必要があるときには、係
数の初期値を振り分けるための制御回路を設けるとよ
い。

【００６２】＜変形例＞ (1)実施の形態１，２の離散型フィルタ１０１，１０２
は、イコライザへの応用に適しているが、その用途はイ
コライザに限定されるものではない。

【００６３】(2)実施の形態１，２の離散型フィルタ１
０１，１０２では、二つのレジスタ６，７には、クロッ
クＣＬＫが共通に供給され、一方はその正転クロックに
同期し、他方はその反転クロックに同期してシフト動作
するように構成されていた。その結果、装置１０１，１
０２に供給されるクロックは、単一のクロックで足りる
という利点が得られた。しかしながら、例えばレジスタ
６，７を同一に構成し、位相が互いに逆相となる２つの
クロックを個別に供給しても、装置１０１，１０２と同
様の動作を実現することが可能である。

【００６４】

【発明の効果】第１の発明の装置では、レジスタ群に
は、これを等分割するように、セレクタが介挿されてお
り、分配部によって、レジスタ群およびセレクタに入力
信号が分配される。このため、選択信号に応じて、レジ
スタ群に属するすべてのレジスタが直列に接続される動
作モードと、分割された二つの群のそれぞれに、異なる
位相で入力信号が入力される動作モードとの、双方の動
作が選択的に実現する。

【００６５】したがって、二つのクロックの位相関係
を、互いに逆相の関係とすることによって、イコライザ
におけるT-SpacedモードとT/2-Spacedモードの双方の動
作が選択的に実現する。また、T-Spacedモードに相当す
る動作モードでは、レジスタ群に属するすべてのレジス
タが直列に接続されるので、レジスタ群に属するレジス
タの個数に比例して遅延量が増大するシフトレジスタを
設ける必要がない。すなわち、従来の装置に比べて回路
規模を節減することが可能である。

【００６６】第２の発明の装置では、分配部がセレクタ
と二つのレジスタとで簡単に構成される。分配部にセレ
クタが備わるので、この装置をイコライザへ利用したと
きに、先頭タップの位置が、二つの動作モードの間で不
変である。すなわち、従来装置に比べて簡単な回路構成
で、先頭タップの位置が動作モード間で変化しないイコ
ライザが実現する。

【００６７】第３の発明の装置では、分配部がセレクタ
を必要としないので、装置の回路規模がさらに節減され
る。

【００６８】第４の発明の装置では、レジスタ群および
第１、第２レジスタには、第１クロックが、共通に供給
され、第２レジスタは、第１クロックの反転クロックに
同期してシフト動作を行うように構成される。したがっ
て、装置に供給されるクロックを単一とすることがで
き、さらに、このクロックのデューティ比を５０％とす
ることによって、T-SpacedモードとT/2-Spacedモードと
の双方の動作を選択的に実行するイコライザが実現す
る。

【図面の簡単な説明】

【図１】 実施の形態１の離散型フィルタの回路図であ
る。

【図２】 図１の装置のT-Spacedモードにおける等価回
路図である。

【図３】 図１の装置のT/2-Spacedモードにおける等価
回路図である。

【図４】 実施の形態２の離散型フィルタの回路図であ
る。

【図５】 図４の装置のT/2-Spacedモードにおける等価
回路図である。

【図６】 従来の離散型フィルタの回路図である。

【図７】 従来の別の離散型フィルタの回路図である。

【図８】 従来のさらに別の離散型フィルタのT-Spaced
モードにおける等価回路図である。

【図９】 図８の離散型フィルタのT/2-Spacedモードに
おける等価回路図である。

【符号の説明】

２ 乗算器、３ 加算器、４ セレクタ（第１セレク
タ）、５，１５ 分配部、６ レジスタ（第１レジス
タ）、７ レジスタ（第２レジスタ）、８ セレクタ
（第２セレクタ）、２０ レジスタ群、２１ 前半群、
２２ 後半群、Ｘ（ｎ） 入力信号列（入力信号）、Ｙ
（ｍ） 出力信号列（出力信号）、ＣＬＫ クロック
（第１，第２クロック），ＣＬＫ０ クロック（第１ク
ロック）、ＣＬＫ０^* 反転クロック（第２クロッ
ク）、ＳＥＬ 選択信号、Ａ 入力（第１入力，第３入
力）、Ｂ 入力（第２入力，第４入力）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号をクロックに同期して順次伝搬
   させるレジスタ群と、 前記レジスタ群を伝搬する信号の列に、個別に係数を乗
   じる乗算器の群と、 前記乗算器の群の各々の乗算値を加算し、出力信号とし
   て出力する加算器の群と、を備えた離散型フィルタにお
   いて、 前記レジスタ群を等分割するように、入力側に位置する
   前半群と出力側に位置する後半群との間に介挿され、選
   択信号に応じて第１および第２入力の信号の一つを選択
   的に出力し、前記第１入力が前記前半群に接続され、出
   力が前記後半群に接続されたセレクタと、 前記入力信号を、前記前半群の入力と前記第２入力とに
   分配する分配部と、をさらに備え、 当該分配部は、前記選択信号が前記第１入力を選択した
   ときには、前記クロックに同期して前記入力信号を取り
   込んで得た信号を、前記前半群の入力へと分配し、前記
   選択信号が前記第２入力を選択したときには、前記クロ
   ックに同期して前記入力信号を取り込んで得た信号と、
   前記クロックを第１クロックとしてこれとは位相の異な
   る第２クロックに同期して前記入力信号を取り込んで得
   た信号との、一方と他方とを、前記前半群の入力と前記
   第２入力とに、交互に分配することを特徴とする離散型
   フィルタ。
2. 【請求項２】 請求項１に記載の離散型フィルタにおい
   て、 前記分配部は、 出力が前記第２入力に接続され、前記入力信号を前記第
   １クロックに同期して取り込むとともに、当該第１クロ
   ックの１周期分遅延させて出力する第１レジスタと、 前記入力信号を前記第２クロックに同期して取り込むと
   ともに、前記１周期分遅延させて出力する第２レジスタ
   と、 前記セレクタを第１セレクタとし、前記選択信号に応じ
   て第３および第４入力の信号の一つを選択的に出力し、
   前記第３入力が前記第１レジスタの出力に接続され、前
   記第４入力が前記第２レジスタの出力に接続され、出力
   が前記前半群の前記入力に接続された第２セレクタと、
   を備え、 前記第１セレクタが、前記選択信号に応じて、前記第１
   および第２入力の信号を選択するときに、前記第２セレ
   クタは、それぞれ前記第３および第４入力の信号を選択
   することを特徴とする離散型フィルタ。
3. 【請求項３】 請求項１に記載の離散型フィルタにおい
   て、 前記分配部は、 出力が前記前半群の前記入力に接続され、前記入力信号
   を前記第１クロックに同期して取り込むとともに、当該
   第１クロックの１周期分遅延させて出力する第１レジス
   タと、 出力が前記第２入力に接続され、前記入力信号を前記第
   ２クロックに同期して取り込むとともに、前記１周期分
   遅延させて出力する第２レジスタと、を備えることを特
   徴とする離散型フィルタ。
4. 【請求項４】 請求項２または請求項３に記載の離散型
   フィルタにおいて、 前記レジスタ群、並びに、前記第１および第２レジスタ
   には、前記第１クロックが共通に供給され、 前記第２レジスタは、前記第１クロックの反転クロック
   を前記第２クロックとすることを特徴とする離散型フィ
   ルタ。