JP3720137B2 - 離散型フィルタ - Google Patents
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Description
【発明の属する技術分野】
この発明は、イコライザに好適な離散型フィルタに関し、特に、回路規模を削減するための改良に関する。
【0002】
【従来の技術】
離散型フィルタは、例えば連続時間信号をサンプリングして得られた信号など、離散的な時点ごとに定義される信号、すなわち離散時間信号に対して、フィルタリング処理を実行するフィルタである。離散型フィルタは、振幅も離散化されたデジタル信号を処理の対象とするデジタルフィルタとして構成されるのが通例であり、イコライザ(等化器)をはじめ、通信分野などの限られた周波数帯域の信号を取り扱う分野で広く用いられている。
【0003】
デジタルケーブルテレビ(CATV)などのデジタル通信は、従来のアナログ通信に替わる高速データ通信システムとして実用化が進められている。デジタルCATVでは、放置されているケーブルの先端などで電波が反射することによって生じるマルチパス伝搬に起因する多重遅延波の存在が確認されている。高速デジタル伝送を行う際には、この多重遅延波は、周波数選択性フェージングの要因の一つとなる。
【0004】
周波数選択性フェージングを解消する技術の一つとして、マルチパス伝搬に起因するシンボル間干渉を適応的に除去する適応型のイコライザが研究されている。デジタル通信では、シンボル周期と称されるあらかじめ定められた期間ごとに、シンボルと称されるデータが送信される。マルチパス伝搬が起こらない理想的な伝送路では、あるシンボルは、他のシンボル周期に送信されるシンボルに影響を及ぼすことはない。しかし、マルチパス伝搬によって多重遅延波が発生すると、その遅延によって複数のシンボルが、同一のシンボル周期に受信側に到達することになる。すなわち、シンボル間干渉が生じる。
【0005】
イコライザは、離散型フィルタをその中心的な要素として備えている。イコライザを構成する離散型フィルタでは、入力信号をシフトレジスタで遅延させ、シフトレジスタを構成する各レジスタの出力ノード(「タップ」と称される)には、係数との乗算を行う乗算器、および、各タップごとの乗算結果を足し合わせる加算器が結合している。隣同士のタップの時間間隔すなわち、シフトレジスタのクロック周期をタップ間隔と称する。このタップ間隔によって、イコライザは2つのモードに分類される。
【0006】
一つは、シンボル周期Tをタップ間隔とするT-Spaced(T-スペースト)モードであり、最も一般的である。T-Spacedモードでは、各シンボルのみを入力として取り込む。他の一つは、シンボル周期Tの半分であるT/2をタップ間隔とするT/2-Spaced(T/2-スペースト)モードである。このT/2-Spacedモードでは、各シンボルとともに、シンボル間の信号も、イコライザに取り込まれる。
【0007】
T/2-Spacedモードでは、第1に、−1/2T<f<1/2T、で規定される周波数fの範囲より外の周波数帯域における雑音や歪みを除去することができるという利点が生まれる。また、第2に、クロックの位相が大きくずれたときでも、等化が可能であるという利点が得られる。
【0008】
T/2-Spacedモードでは、イコライザへの入力信号のデータレートが、T-Spacedモードに比べて2倍になる。データレートが2倍になると、それに合わせて加算器および乗算器の動作速度も2倍にしなければならないため、回路規模が増大するという問題があった。この問題を解決するために、いわゆるポリフェーズ型のフィルタを備えたイコライザが創出されている。このポリフェーズ型の離散型フィルタについて、以下に説明する。
【0009】
入力信号のデータレートは、T-Spacedモードでは、1/Tであり、T/2-Spacedモードでは、2/Tである。一方、出力信号のデータレートは、T-SpacedモードとT/2-Spacedモードのいずれにおいても、1/Tである。従って、T/2-Spacedモードを実現するポリフェーズ型の離散型フィルタは、デシメーション率D=2でデシメーション(間引き)を行うデシメーションフィルタとなる。
【0010】
図6および図7の回路図に、それぞれ、ポリフェーズ型でないデシメーションフィルタ、および、ポリフェーズ型のデシメーションフィルタの構成例を示す。図6、図7にそれぞれ例示されるフィルタ151,152は、いずれも8タップのフィルタとして構成されている。図6において、1はレジスタ、2は乗算器、3は加算器、31はデシメータ、X(n)は入力信号列、Y(m)は出力信号列、そして、C0〜C7は係数である。
【0011】
レジスタ1は、データ入力端子に入力されるデータ信号を、クロック端子に入力されるクロックの1周期分遅延させて、データ出力端子すなわちタップへと出力する。乗算器2は、各タップの信号と対応する係数C0〜C7の一つとを乗算して出力する。加算器3は、乗算値と、前段の加算器3の出力とを加算して出力する。ただし、タップ7に結合する最前段の加算器3の一方入力には、値”0”が入力される。
【0012】
図6に示すように、デシメーションフィルタ151では、タップ0(先頭タップ)からタップ7までの8タップが、順に直列に並んでいる。そして、レジスタ1に供給されるクロックCLK1の周波数は、入力信号列X(n)のデータレートに合わせて、2/Tとなる。デシメータ31では、最後段の加算器3から出力される信号が、1/Tの周波数を有するクロックCLK0に同期してデシメートされる。その結果、デシメータ31からは、出力信号列Y(m)が1/Tのデータレートで出力される。
【0013】
出力信号列Y(m)は、つぎの数式1で与えられる。
{数式1}:Y(m)=C0・X(n−7)+C1・X(n−6)+C2・X(n−5)+・・・+C7・X(n)。
数式1において、n=2mである。
【0014】
一方、図7に例示するポリフェーズ型のデシメーションフィルタ152では、8個のタップは、タップ1,3,5,7の4個の奇数タップを有する奇数タップ群と、タップ0,2,4,6の4個の偶数タップを有する偶数タップ群との、2つのタップ群に分けられる。そして、入力信号列X(n)は、分配器32によって、奇数タップ群と偶数タップ群とに交互に振り分けられる。奇数タップ群へ入力される入力信号列X(2m)は、つぎの数式2で与えられる。
【0015】
{数式2}:X(2m)=X(0),X(2),X(4),X(6),・・・。
また、偶数タップ群へ入力される入力信号列X(2m+1)は、つぎの数式3で与えられる。
{数式3}:X(2m+1)=X(1),X(3),X(5),X(7),・・・。
【0016】
それぞれのタップ群へ入力される入力信号列X(2m),X(2m+1)のデータレートは、入力信号列X(n)のデータレートの半分の大きさとなる。このため、各タップ群には、1/Tの周波数を有するクロックCLK0が供給される。奇数タップ群の出力信号列Yo(m)、および、偶数タップ群の出力信号列Ye(m)は、それぞれ、つぎの数式4、数式5で与えられる。
【0017】
{数式4}:Yo(m)=C1・X(2(m−3))+C3・X(2(m−2))+C5・X(2(m−1))+C7・X(2m)。
{数式5}:Ye(m)=C0・X(2(m−3)+1)+C2・X(2(m−2)+1)+C4・X(2(m−1)+1)+C6・X(2m+1)。
【0018】
そして、デシメーションフィルタとしての出力信号列Y(m)は、つぎの数式6で与えられる。この演算は、加算器33で行われる。
{数式6}:Y(m)=Yo(m)+Ye(m)。
すなわち、ポリフェーズ型でないデシメーションフィルタ151の出力信号列Y(m)と同一となる。
【0019】
このように、ポリフェーズ型のデシメーションフィルタでは、シフトレジスタに供給されるクロックの周波数を、1/Tとすることができる。フィルタを構成する回路が1/Tの周波数で動作すればよいので、設計が容易であるという利点が生まれる。
【0020】
ポリフェーズ型のデシメーションフィルタでは、さらに、T/2-Spacedモードの動作とT-Spacedモードの動作とを、同一の回路を用いて実現することも可能である。そうすることによって、回路規模の増大を抑えることができる。ポリフェーズ型のフィルタを用いて、同一回路でT-SpacedモードとT/2-Spacedモードとを実現した例として、「Architecture and Circuit Design of a 6-GOPS Signal Processor for QAM Demodulator Applications」(以下、「引例1」と称する)が挙げられる。
【0021】
図8は、引例1のフィルタ153がT/2-Spacedモードで動作するときの、等価的な構成を示す回路図である。すなわち、引例1のフィルタ153を構成する各要素は、T/2-Spacedモードを実現するときには、図8の回路図のとおりに接続される。
【0022】
図8に示すように、T/2-Spacedモードで動作するときには、フィルタ153は、奇数タップ群と偶数タップ群に分割され、各タップ群の出力が加算器33で加算されることによって、出力信号列Y(n)が得られる。すなわち、二つのタップ群は互いに並列に接続されている。また、各タップ群には、1/Tの周波数を有するクロックCLK0が供給される。
【0023】
偶数タップ群の入力側には、レジスタ1と同様に、クロックCLK0に同期してデータ信号を取り込むレジスタ34が接続される。一方、奇数タップ群の入力側には、クロックCLK0から位相が180°ずれた反転クロックCLK0*に同期してデータ信号を取り込むレジスタ35が接続される。このため、偶数タップ群には、入力信号列X(n)の中から、クロックCLK0に同期した信号列が入力され、奇数タップ群には、反転クロックCLK0*に同期した信号列が入力される。
【0024】
一方、引例1のフィルタ153が、T-Spacedモードで動作するときには、図9の回路図に等価的な構成となる。このときにも、8個のタップは、4タップずつの2つのタップ群に分かれて並列に接続されており、各タップ群の出力が加算器33で加算されることによって、出力信号列Y(n)が得られる。ただし、二つのタップ群の一方には、タップ0〜3が属し、他方にはタップ4〜7が属する。
【0025】
各タップ群には、T/2-Spacedモードと同様に、周波数が1/TであるクロックCLK0が供給される。これら二つのタップ群の間の遅延量を補正するために、タップ0〜3が属するタップ群の入力側には、遅延量が4×Tの大きさであるシフトレジスタ36が接続される。
【0026】
【発明が解決しようとする課題】
以上のように、T-SpacedモードとT/2-Spacedモードの双方の動作を実現する離散型フィルタでは、T-Spacedモードを実現するために、余分なシフトレジスタを必要とするという問題点があった。しかも、このシフトレジスタの遅延量は、フィルタのタップ数が増加するのにともなって、より大きくする必要があり、シフトレジスタの回路規模が拡大するという問題点があった。
【0027】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、T-SpacedモードとT/2-Spacedモードの双方の動作を、小さい回路規模で実現する離散型フィルタを提供することを目的とする。
【0028】
【課題を解決するための手段】
この発明の装置は、入力信号をクロックに同期して順次伝搬させるレジスタ群と、前記レジスタ群を伝搬する信号の列に、個別に係数を乗じる乗算器の群と、前記乗算器の群の各々の乗算値を加算し、出力信号として出力する加算器の群と、を備えた離散型フィルタに関する。
そして、第1の発明の装置は、前記レジスタ群を等分割するように、入力側に位置する前半群と出力側に位置する後半群との間に介挿され、選択信号に応じて第1および第2入力の信号の一つを選択的に出力し、前記第1入力が前記前半群に接続され、出力が前記後半群に接続されたセレクタと、前記入力信号を、前記前半群の入力と前記第2入力とに分配する分配部と、をさらに備えている。
また、この分配部は、前記選択信号が前記第1入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号を、前記前半群の入力へと分配し、前記選択信号が前記第2入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号と、前記クロックを第1クロックとしてこれとは位相の異なる第2クロックに同期して前記入力信号を取り込んで得た信号との、一方と他方とを、前記前半群の入力と前記第2入力とに、交互に分配する。
【0029】
第2の発明の装置は、第1の発明の離散型フィルタにおいて、前記分配部が、出力が前記第2入力に接続され、前記入力信号を前記第1クロックに同期して取り込むとともに、当該第1クロックの1周期分遅延させて出力する第1レジスタと、前記入力信号を前記第2クロックに同期して取り込むとともに、前記1周期分遅延させて出力する第2レジスタと、前記セレクタを第1セレクタとし、前記選択信号に応じて第3および第4入力の信号の一つを選択的に出力し、前記第3入力が前記第1レジスタの出力に接続され、前記第4入力が前記第2レジスタの出力に接続され、出力が前記前半群の前記入力に接続された第2セレクタと、を備えている。
しかも、前記第1セレクタが、前記選択信号に応じて、前記第1および第2入力の信号を選択するときに、前記第2セレクタは、それぞれ前記第3および第4入力の信号を選択する。
【0030】
第3の発明の装置は、第1の発明の離散型フィルタにおいて、前記分配部が、出力が前記前半群の前記入力に接続され、前記入力信号を前記第1クロックに同期して取り込むとともに、当該第1クロックの1周期分遅延させて出力する第1レジスタと、出力が前記第2入力に接続され、前記入力信号を前記第2クロックに同期して取り込むとともに、前記1周期分遅延させて出力する第2レジスタと、を備えている。
【0031】
第4の発明の装置は、第2または第3の発明の離散型フィルタにおいて、前記レジスタ群、並びに、前記第1および第2レジスタには、前記第1クロックが共通に供給され、前記第2レジスタは、前記第1クロックの反転クロックを前記第2クロックとしている。
【0032】
【発明の実施の形態】
<実施の形態1>
図1は、実施の形態1の離散型フィルタの構成を示す回路図である。この装置101は、8タップのポリフェーズ型のフィルタであり、同一回路でT-SpacedモードとT/2-Spacedモードの双方の動作を実現する。なお、以下の図において、図6〜図9に示した従来の装置と同一部分については、同一符号を付してその詳細な説明を略する。
【0033】
この装置101は、8個のタップに対応する8個のレジスタ1が直列に結合してなるレジスタ群20を備えている。8個のレジスタ1の各々は、クロックCLKに同期してシフト動作を行う。すなわち、レジスタ1へ入力されたデータ信号は、クロックCLKの1周期分遅延して出力される。
【0034】
レジスタ群20は、セレクタ4によって、入力側に位置する前半群21と出力側に位置する後半群22とに等分割されている。すなわち、前半群21の最後段のレジスタ1と、後半群22の最前段のレジスタ1との間に、セレクタ4が介挿されている。セレクタ4は二入力型のセレクタであり、その一方入力Aには前半群21の最後段のレジスタ1の出力が接続され、出力には後半群22の最前段のレジスタ1の入力が接続されている。セレクタ4は、二つの入力A,Bへ入力される信号の中から、外部から入力される選択信号SELに応答して、いずれかを選択して出力する。
【0035】
レジスタ群20に属する8個のレジスタ1の出力、すなわちタップには、それぞれ乗算器2および加算器3が結合している。乗算器2は、各タップのデータ信号と、各乗算器2に付与される係数との積を算出する。加算器3は、レジスタ1と同様に、直列に接続されることによって、各タップに結合する乗算器2の出力を順次加算する。そして、後半群22の最後段のレジスタ1のタップに結合する加算器3からは、8個のタップに結合する8個の乗算器2の出力がすべて加算されてなるデータ信号が、出力信号列Y(m)として出力される。
【0036】
前半群21の入力には、分配部5の一方出力が接続されている。また、セレクタ4の他方入力Bには、分配部5の他方出力が接続されている。分配部5は、入力信号列X(n)を、2つの出力へと分配する機能を果たす装置部分である。
【0037】
分配部5には、二つのレジスタ6,7が備わっている。一方のレジスタ6は、レジスタ1と同様に、クロックCLKに同期してシフト動作を行うレジスタである。他方のレジスタ7は、レジスタ1とは異なり、クロックCLKの反転クロックCLK*に同期してシフト動作を行うレジスタである。すなわち、デューティ比が50%のクロックCLKが供給されるときには、二つのレジスタ6,7は、互いに逆相(180°の位相差)でシフト動作を行う。
【0038】
分配部5には、さらにセレクタ8が備わっている。セレクタ8は、セレクタ4と同様に、二入力A,Bへ入力される信号の中から、選択信号SELに応答して、いずれかを選択して出力する。レジスタ6,7には、入力信号列X(n)が共通に入力される。そして、レジスタ6の出力はセレクタ8の入力Aへと入力され、レジスタ7の出力は入力Bへと入力される。セレクタ8の出力は、分配部5の一方出力として前半群21へと入力される。レジスタ6の出力は、さらに、分配部5の他方出力としてセレクタ4の入力Bへと入力される。
【0039】
この装置101は、周波数がシンボル周期Tに対して1/Tであり、デューティ比が50%であるクロックCLK0を、クロックCLKとして供給することによって、T-SpacedモードとT/2-Spacedモードの双方の動作を実現する。いずれのモードを選択するかは、選択信号SELによって任意に指定される。
【0040】
図2は、T-Spacedモードが選択されたときの、装置101の等価的な構成を示す回路図である。T-Spacedモードでは、選択信号SELは、セレクタ4,8の双方に対して、入力Aを選択するように指示する。その結果、前半群21に属する4個のレジスタ1と、後半群22に属する4個のレジスタ1は、図2に示すように、直列に接続される。そして、直列に接続された8個のレジスタ1の出力は、最後段から最前段へ向かう順に、タップ0からタップ7にそれぞれ対応する。
【0041】
T-Spacedモードでは、入力信号列X(n)は、1/Tのデータレートで入力される。そして、入力信号列X(n)は、クロックCLK0に同期してシフト動作するレジスタ6によって逐一取り込まれ、シンボル周期Tに相当する遅延が付加された上で、最前段のレジスタ1へと入力される。レジスタ群20を構成する8個のレジスタ1は、入力されたデータ信号を、クロックCLK0に同期して、1周期分の遅延を付加しつつ順送りする。
【0042】
後半群22の最後段のレジスタ1のタップに結合する加算器3からは、8個のタップに結合する8個の乗算器2の出力、すなわち、各タップのデータ信号と係数C0〜C7との積が、すべて加算されてなるデータ信号が、出力信号列Y(m)として出力される。各レジスタ1が、クロックCLK0に同期してシフト動作するので、出力信号列Y(m)は、入力信号列X(n)と同じく、1/Tのデータレートで出力される。
【0043】
以上のように、装置101を用いることによって、シンボル周期Tをタップ間隔とする、T-Spacedモードの動作を実現することができる。
【0044】
図3は、T/2-Spacedモードが選択されたときの、装置101の等価的な構成を示す回路図である。T/2-Spacedモードでは、選択信号SELは、セレクタ4,8の双方に対して、入力Bを選択するように指示する。その結果、前半群21の最後段のレジスタ1と、後半群22の最前段のレジスタ1とは、図3に示すように、互いに切り放される。前半群21に属する4個のレジスタ1は、奇数タップに対応し、後半群22に属する4個のレジスタ1は、偶数タップに対応する。
【0045】
T/2-Spacedモードでは、入力信号列X(n)は、2/Tのデータレートで入力される。そして、入力信号列X(n)は、クロックCLK0に同期してシフト動作するレジスタ6と、反転クロックCLK0*に同期してシフト動作するレジスタ7とによって、交互に取り込まれる。入力信号列X(n)の中で、レジスタ6に取り込まれた信号列は、シンボル周期Tに相当する遅延が付加された上で、後半群22へと入力される。また、レジスタ7に取り込まれた信号列は、同じくシンボル周期Tに相当する遅延が付加された上で、前半群21へと入力される。
【0046】
前半群21および後半群22の各々に属する4個のレジスタ1は、入力されたデータ信号を、クロックCLK0に同期して、1周期分の遅延を付加しつつ順送りする。8個の加算器3は、レジスタ1とは異なり、つねに直列に接続されている。このため、後半群22の最後段のレジスタ1のタップに結合する加算器3からは、8個のタップに結合する8個の乗算器2の出力、すなわち、各タップのデータ信号と係数C0〜C7との積が、すべて加算されてなるデータ信号が、出力信号列Y(m)として出力される。
【0047】
各レジスタ1が、クロックCLK0に同期してシフト動作するので、出力信号列Y(m)は、入力信号列X(n)と同じく、1/Tのデータレートで出力される。すなわち、出力信号列Y(m)は、デシメーション率D=2で入力信号列X(n)がデシメートされた信号列として取り出される。
【0048】
以上のように、装置101を用いることによって、シンボル周期Tの半分であるT/2をタップ間隔とする、T/2-Spacedモードの動作を実現することができる。
【0049】
この装置101では、2個のレジスタ6,7と2個のセレクタ4,8とによって、二つのモードを切り替えるための装置部分が構成される。しかも、レジスタ6,7の個数は、タップ数が増加しても変わりがない。すなわち、従来装置に比べて回路規模が節減される。
【0050】
また、図2と図3とを比較すればわかるように、装置101ではタップ0の位置が、二つのモードの間で共通となっている。イコライザに用いられる離散型フィルタでは、係数の初期値は、C0=1、Ci=0(i≠0)に設定されるのが通例である。装置101では、係数の初期値を”1”に設定すべきタップが、二つのモードの間で不変であるために、係数の初期値を振り分けるための特別の制御回路を必要としないという利点がある。
【0051】
<実施の形態2>
図4は、実施の形態2の離散型フィルタの構成を示す回路図である。この装置102は、装置101と同様に、8タップのポリフェーズ型のフィルタであり、同一回路でT-SpacedモードとT/2-Spacedモードの双方の動作を実現する。装置102は、分配部5が分配部15へと置き換えられている点において、装置101とは特徴的に異なっている。
【0052】
前半群21の入力には、分配部15の一方出力が接続され、セレクタ4の他方入力Bには、分配部15の他方出力が接続されている。分配部15は、分配部5と同様に、入力信号列X(n)を、2つの出力へと分配する機能を果たす装置部分である。
【0053】
分配部15には、クロックCLKに同期してシフト動作を行うレジスタ6と、反転クロックCLK*に同期してシフト動作を行うレジスタ7とが備わっている。レジスタ6,7には、入力信号列X(n)が共通に入力される。そして、レジスタ6の出力は、分配部15の一方出力として前半群21へと入力される。また、レジスタ7の出力は、分配部15の他方出力としてセレクタ4の入力Bへと入力される。
【0054】
この装置102は、装置101と同様に、周波数1/Tで、デューティ比が50%であるクロックCLK0を、クロックCLKとして供給することによって、T-SpacedモードとT/2-Spacedモードの双方の動作を実現する。いずれのモードを選択するかは、選択信号SELによって任意に指定される。
【0055】
T-Spacedモードでは、選択信号SELは、セレクタ4に対して、入力Aを選択するように指示する。その結果、T-Spacedモードが選択されたときの、装置102の等価的な構成は、図2と同一の回路図で表される。その結果、T-Spacedモードの動作が、装置102と同様に実現する。
【0056】
図5は、T/2-Spacedモードが選択されたときの、装置102の等価的な構成を示す回路図である。T/2-Spacedモードでは、選択信号SELは、セレクタ4に対して、入力Bを選択するように指示する。その結果、前半群21の最後段のレジスタ1と、後半群22の最前段のレジスタ1とは、図5に示すように、互いに切り放される。前半群21に属する4個のレジスタ1は、偶数タップに対応し、後半群22に属する4個のレジスタ1は、奇数タップに対応する。すなわち、装置101とは、前半群21と後半群22の役割が置き換えられている。
【0057】
T/2-Spacedモードでは、入力信号列X(n)は、2/Tのデータレートで入力される。そして、入力信号列X(n)は、クロックCLK0に同期してシフト動作するレジスタ6と、反転クロックCLK0*に同期してシフト動作するレジスタ7とによって、交互に取り込まれる。入力信号列X(n)の中で、レジスタ6に取り込まれた信号列は、シンボル周期Tに相当する遅延が付加された上で、前半群21へと入力される。また、レジスタ7に取り込まれた信号列は、同じくシンボル周期Tに相当する遅延が付加された上で、後半群22へと入力される。
【0058】
前半群21および後半群22の各々に属する4個のレジスタ1は、入力されたデータ信号を、クロックCLK0に同期して、1周期分の遅延を付加しつつ順送りする。8個の加算器3は直列に接続されているので、後半群22の最後段のレジスタ1のタップに結合する加算器3からは、8個のタップに結合する8個の乗算器2の出力、すなわち、各タップのデータ信号と係数C0〜C7との積が、すべて加算されてなるデータ信号が、出力信号列Y(m)として出力される。
【0059】
各レジスタ1がクロックCLK0に同期してシフト動作するので、出力信号列Y(m)は、入力信号列X(n)と同じく、1/Tのデータレートで出力される。すなわち、出力信号列Y(m)は、デシメーション率D=2で入力信号列X(n)がデシメートされた信号列として取り出される。このようにして、T/2-Spacedモードの動作が実現する。
【0060】
この装置102では、2個のレジスタ6,7と1個のセレクタ4とによって、二つのモードを切り替えるための装置部分が構成される。しかも、レジスタ6,7の個数は、タップ数が増加しても変わりがない。すなわち、従来装置に比べて回路規模が節減される。また、実施の形態1の装置101と比べても、セレクタ8が削減されており、回路規模の節減効果がさらに顕著である。
【0061】
なお、図2と図5とを比較すればわかるように、装置102ではタップ0の位置が、二つのモードの間で異なっているので、係数の初期値を、C0=1、Ci=0(i≠0)に設定する必要があるときには、係数の初期値を振り分けるための制御回路を設けるとよい。
【0062】
<変形例>
(1)実施の形態1,2の離散型フィルタ101,102は、イコライザへの応用に適しているが、その用途はイコライザに限定されるものではない。
【0063】
(2)実施の形態1,2の離散型フィルタ101,102では、二つのレジスタ6,7には、クロックCLKが共通に供給され、一方はその正転クロックに同期し、他方はその反転クロックに同期してシフト動作するように構成されていた。その結果、装置101,102に供給されるクロックは、単一のクロックで足りるという利点が得られた。しかしながら、例えばレジスタ6,7を同一に構成し、位相が互いに逆相となる2つのクロックを個別に供給しても、装置101,102と同様の動作を実現することが可能である。
【0064】
【発明の効果】
第1の発明の装置では、レジスタ群には、これを等分割するように、セレクタが介挿されており、分配部によって、レジスタ群およびセレクタに入力信号が分配される。このため、選択信号に応じて、レジスタ群に属するすべてのレジスタが直列に接続される動作モードと、分割された二つの群のそれぞれに、異なる位相で入力信号が入力される動作モードとの、双方の動作が選択的に実現する。
【0065】
したがって、二つのクロックの位相関係を、互いに逆相の関係とすることによって、イコライザにおけるT-SpacedモードとT/2-Spacedモードの双方の動作が選択的に実現する。また、T-Spacedモードに相当する動作モードでは、レジスタ群に属するすべてのレジスタが直列に接続されるので、レジスタ群に属するレジスタの個数に比例して遅延量が増大するシフトレジスタを設ける必要がない。すなわち、従来の装置に比べて回路規模を節減することが可能である。
【0066】
第2の発明の装置では、分配部がセレクタと二つのレジスタとで簡単に構成される。分配部にセレクタが備わるので、この装置をイコライザへ利用したときに、先頭タップの位置が、二つの動作モードの間で不変である。すなわち、従来装置に比べて簡単な回路構成で、先頭タップの位置が動作モード間で変化しないイコライザが実現する。
【0067】
第3の発明の装置では、分配部がセレクタを必要としないので、装置の回路規模がさらに節減される。
【0068】
第4の発明の装置では、レジスタ群および第1、第2レジスタには、第1クロックが、共通に供給され、第2レジスタは、第1クロックの反転クロックに同期してシフト動作を行うように構成される。したがって、装置に供給されるクロックを単一とすることができ、さらに、このクロックのデューティ比を50%とすることによって、T-SpacedモードとT/2-Spacedモードとの双方の動作を選択的に実行するイコライザが実現する。
【図面の簡単な説明】
【図1】 実施の形態1の離散型フィルタの回路図である。
【図2】 図1の装置のT-Spacedモードにおける等価回路図である。
【図3】 図1の装置のT/2-Spacedモードにおける等価回路図である。
【図4】 実施の形態2の離散型フィルタの回路図である。
【図5】 図4の装置のT/2-Spacedモードにおける等価回路図である。
【図6】 従来の離散型フィルタの回路図である。
【図7】 従来の別の離散型フィルタの回路図である。
【図8】 従来のさらに別の離散型フィルタのT-Spacedモードにおける等価回路図である。
【図9】 図8の離散型フィルタのT/2-Spacedモードにおける等価回路図である。
【符号の説明】
2 乗算器、3 加算器、4 セレクタ(第1セレクタ)、5,15 分配部、6 レジスタ(第1レジスタ)、7 レジスタ(第2レジスタ)、8 セレクタ(第2セレクタ)、20 レジスタ群、21 前半群、22 後半群、X(n) 入力信号列(入力信号)、Y(m) 出力信号列(出力信号)、CLK クロック(第1,第2クロック),CLK0 クロック(第1クロック)、CLK0* 反転クロック(第2クロック)、SEL 選択信号、A 入力(第1入力,第3入力)、B 入力(第2入力,第4入力)。
Claims (4)
- 入力信号をクロックに同期して順次伝搬させるレジスタ群と、
前記レジスタ群を伝搬する信号の列に、個別に係数を乗じる乗算器の群と、
前記乗算器の群の各々の乗算値を加算し、出力信号として出力する加算器の群と、を備えた離散型フィルタにおいて、
前記レジスタ群を等分割するように、入力側に位置する前半群と出力側に位置する後半群との間に介挿され、選択信号に応じて第1および第2入力の信号の一つを選択的に出力し、前記第1入力が前記前半群に接続され、出力が前記後半群に接続されたセレクタと、
前記入力信号を、前記前半群の入力と前記第2入力とに分配する分配部と、をさらに備え、
当該分配部は、前記選択信号が前記第1入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号を、前記前半群の入力へと分配し、前記選択信号が前記第2入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号と、前記クロックを第1クロックとしてこれとは位相の異なる第2クロックに同期して前記入力信号を取り込んで得た信号との、一方と他方とを、前記前半群の入力と前記第2入力とに、交互に分配することを特徴とする離散型フィルタ。 - 請求項1に記載の離散型フィルタにおいて、
前記分配部は、
出力が前記第2入力に接続され、前記入力信号を前記第1クロックに同期して取り込むとともに、当該第1クロックの1周期分遅延させて出力する第1レジスタと、
前記入力信号を前記第2クロックに同期して取り込むとともに、前記1周期分遅延させて出力する第2レジスタと、
前記セレクタを第1セレクタとし、前記選択信号に応じて第3および第4入力の信号の一つを選択的に出力し、前記第3入力が前記第1レジスタの出力に接続され、前記第4入力が前記第2レジスタの出力に接続され、出力が前記前半群の前記入力に接続された第2セレクタと、を備え、
前記第1セレクタが、前記選択信号に応じて、前記第1および第2入力の信号を選択するときに、前記第2セレクタは、それぞれ前記第3および第4入力の信号を選択することを特徴とする離散型フィルタ。 - 請求項1に記載の離散型フィルタにおいて、
前記分配部は、
出力が前記前半群の前記入力に接続され、前記入力信号を前記第1クロックに同期して取り込むとともに、当該第1クロックの1周期分遅延させて出力する第1レジスタと、
出力が前記第2入力に接続され、前記入力信号を前記第2クロックに同期して取り込むとともに、前記1周期分遅延させて出力する第2レジスタと、を備えることを特徴とする離散型フィルタ。 - 請求項2または請求項3に記載の離散型フィルタにおいて、
前記レジスタ群、並びに、前記第1および第2レジスタには、前記第1クロックが共通に供給され、
前記第2レジスタは、前記第1クロックの反転クロックを前記第2クロックとすることを特徴とする離散型フィルタ。
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