CN112865747B - 数字滤波器、数字信号处理链路和无线通信系统 - Google Patents

Abstract

本申请涉及一种数字滤波器、数字信号处理链路和无线通信系统，所述数字滤波器中，内插滤波器对接收到的输入信号进行延迟处理和相加处理，得到对应于各折叠内插滤波器系数的内插相加结果，并根据工作时钟的频率对各内插结果进行分组，在不同的工作时钟下处理各组的内插相加结果，依次得到各组内插乘积，且将所有内插乘积进行相加，得到内插滤波信号，从而可对内插滤波器内的乘法器进行复用，降低DSP资源的使用量。同时，通过设置掩蔽滤波器，从而可采用频率响应掩蔽技术对滤波过程中产生的频谱镜像进行滤除，从而可在保证相同滤波性能的情况下，降低滤波器阶数，从而实现架构简单和可操作性强，极大地降低DSP资源的消耗，并节约硬件成本。

Description

数字滤波器、数字信号处理链路和无线通信系统

技术领域

本申请涉及无线通信技术领域，特别是涉及一种数字滤波器、数字信号处理链路和无线通信系统。

背景技术

在通信系统中，尤其是5G（5th Generation Mobile Networks，第五代移动通信系统）通信系统中，通常采用窄过渡带数字低通滤波器来进行滤波，以有效地减少或去除有效信号带宽外的噪声信号成分。但是，当数字低通滤波器的过渡带设计得很窄时，滤波器的阶数会非常高，采用直接型滤波器设计结构会消耗大量的DSP（Digital Signal Processing，数字信号处理）资源，导致硬件成本高的问题。

发明内容

基于此，有必要传统数字滤波器存在的硬件成本高的问题，提供一种架构简单、可操作性强、DSP资源使用量低和硬件成本低的数字滤波器、数字信号处理链路和无线通信系统。

一种数字滤波器，包括：

内插滤波器，用于对输入信号依次进行延迟处理和相加处理，得到对应于各折叠内插滤波器系数的内插相加结果，并根据工作时钟的频率对各内插相加结果进行分组，在不同的工作时钟下处理各组内插相加结果，将各内插相加结果与对应的折叠内插滤波器系数相乘，得到各内插乘积，还用于将各内插乘积进行相加，输出相加得到的内插滤波信号；

第一加法器，连接内插滤波器，用于对将输入信号进行延迟处理后得到的输入延迟信号与内插滤波输出信号进行相减，得到互补滤波信号；

掩蔽滤波器，连接第一加法器，用于对互补滤波信号进行滤波，并得到掩蔽滤波信号；

第二加法器，连接掩蔽滤波器，用于将输入信号和掩蔽滤波信号分别再次延迟处理后得到的信号进行相减，得到窄过渡带滤波信号并输出。

在其中一个实施例中，内插滤波器包括：

内插延迟相加模块，分别连接第一加法器和第二加法器，用于对输入信号进行多级延迟，并输出各级延迟的输入延迟信号，以及将对应相同滤波器系数的各输入延迟信号进行相加，得到各折叠内插滤波器系数对应的内插相加结果；

内插数据选择模块，包括内插数据输入端和内插数据输出端，内插数据输出端的数量与工作时钟的频率相对应；每一内插数据输出端与两个或以上的内插数据输入端对应；各内插数据输入端均连接内插延迟相加模块，用于接收各内插相加结果；内插数据输出端连接内插乘法器模块，用于将对应的各内插相加结果逐个输出；

内插系数选择模块，用于输出折叠内插滤波器系数；折叠内插滤波器系数与内插数据选择模块输出的内插相加结果对应；

内插乘法器模块，分别连接内插系数选择模块和内插数据选择模块，用于将各内插相加结果与对应的折叠内插滤波器系数相乘，并得到各内插乘积；

内插乘积相加模块，分别连接内插乘法器模块和第一加法器，用于对各内插乘积进行相加，并输出内插滤波信号。

在其中一个实施例中，内插滤波器还包括：

内插乘积延迟模块，连接在内插乘法器模块和内插乘积相加模块之间，用于将各内插乘积延迟输出至内插乘积相加模块。

在其中一个实施例中，内插数据选择模块包括两个或以上的数据选择器；

数据选择器包括内插数据输出端和两个或以上的内插数据输入端。

在其中一个实施例中，数据选择器为2选1数据选择器。

在其中一个实施例中，第一加法器，用于将输入延迟信号与内插滤波输出信号进行相减，得到互补滤波信号；

第二加法器，用于将输入延迟信号和掩蔽滤波信号分别再次延迟处理后得到的信号进行相减，得到窄过渡带滤波信号。

在其中一个实施例中，数字滤波器还包括连接在内插延迟相加模块和第二加法器之间的再延迟模块；

再延迟模块，用于对输入延迟信号进行再次延迟；第二加法器，用于将再次延迟的输入延迟信号与掩蔽滤波信号进行相减，得到窄过渡带滤波信号。

在其中一个实施例中，内插系数选择模块包括两个或以上的系数选择器；内插乘法器模块包括两个或以上的乘法器；

各系数选择器与各乘法器一一对应连接。

在其中一个实施例中，数字滤波器还包括第一滤波信号延迟模块和第二滤波信号延迟模块；

第一滤波信号延迟模块连接在第一加法器和内插乘积相加模块之间；第二滤波信号延迟模块连接在第二加法器和掩蔽滤波器之间。

在其中一个实施例中，掩蔽滤波器包括掩蔽延迟相加模块、掩蔽数据选择模块、掩蔽系数选择模块、掩蔽乘法器模块和掩蔽乘积相加模块；

其中，掩蔽延迟相加模块，用于对互补滤波信号进行多级延迟，并输出各次延迟的掩蔽延迟信号，以及将对应相同滤波器系数的各掩蔽延迟信号进行相加，得到各折叠掩蔽滤波器系数对应的掩蔽相加结果；

掩蔽数据选择模块，包括掩蔽数据输入端和掩蔽数据输出端，掩蔽数据输出端的数量与工作时钟的频率相对应；每一掩蔽数据输出端与两个或以上的掩蔽数据输入端对应；各掩蔽数据输入端均连接掩蔽延迟相加模块，用于一一对应接收各掩蔽相加结果；掩蔽数据输出端连接掩蔽乘法器模块，用于将对应的各掩蔽相加结果逐个输出至掩蔽乘法器模块；

掩蔽系数选择模块，用于输出折叠掩蔽滤波器系数；折叠掩蔽滤波器系数与掩蔽数据选择模块输出的掩蔽相加结果对应；

掩蔽乘法器模块，连接掩蔽系数选择模块，用于获取各掩蔽相加结果与对应的折叠掩蔽滤波器系数的掩蔽乘积；

掩蔽乘积相加模块，连接掩蔽乘法器模块，用于对各掩蔽乘积进行相加，并输出相加得到的掩蔽滤波信号。

一种数字信号处理链路，包括如上述的数字滤波器。

一种无线通信系统，包括如上述的数字信号处理链路。

上述数字滤波器、数字信号处理链路和无线通信系统，内插滤波器对接收到的输入信号进行延迟处理和相加处理，得到对应于各折叠内插滤波器系数的内插相加结果，并根据工作时钟的频率对各内插结果进行分组，在不同的工作时钟下处理各组的内插相加结果，依次得到各组内插乘积，且将所有内插乘积进行相加，得到内插滤波信号，从而可对内插滤波器内的乘法器进行复用，降低DSP资源的使用量。同时，通过设置掩蔽滤波器，从而可采用频率响应掩蔽技术对滤波过程中产生的频谱镜像进行滤除，从而可在保证相同滤波性能的情况下，降低滤波器阶数，从而实现架构简单和可操作性强，极大地降低DSP资源的消耗，降低了数字滤波器的复杂度，节约硬件成本。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A一个传统滤波器的设计参数；

图1B一个传统滤波器的频谱响应；

图2为一个实施例中数字滤波器的结构框图；

图3为内插滤波器的直接型结构框图；

图4为内插滤波器对称折叠结构框图；

图5为数字滤波器的整体对称折叠结构框图；

图6为一个实施例中内插滤波器的第一加法树结构框图；

图7为一个实施例中内插滤波器的第二加法树结构框图；

图8A为一个实施例中原型高通滤波器的Matlab设计参数；

图8B为一个实施例中原型高通滤波器的频谱响应；

图9A为一个实施例中高通频率响应掩蔽滤波器的Matlab设计参数；

图9B为一个实施例中高通频率响应掩蔽滤波器的频谱响应；

图10为一个实施例中原始输入输入信号频谱图；

图11为一个实施例中内插滤波器FPGA硬件实现后输出的数据频谱图；

图12为一个实施例中互补滤波器FPGA硬件实现后输出的数据频谱图；

图13为一个实施例中掩蔽滤波器FPGA硬件实现后输出的数据频谱图；

图14为一个实施例中数字滤波器FPGA硬件实现后输出的数据频谱图。

附图标记说明：

附图标记说明：100-内插滤波器，200-第一加法器，300-掩蔽滤波器，400-第二加法器，110-内插延迟相加模块，120-内插数据选择模块，130-内插系数选择模块，140-内插乘法器模块，150-内插乘积相加模块，160-内插乘积延迟模块。

实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

在此使用时，单数形式的“一”、“一个”和“所述/该/其”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

正如背景技术所述，若采用直接型滤波器设计结构会导致硬件资源消耗大、硬件成本高的问题，因而对窄带FIR（Finite Impulse Response，有限长单位冲激响应）滤波器进行优化，以降低其实现的硬件资源消耗，成为了现代通信领域的重点研究对象。

随着数字滤波技术的深入研究，对窄过渡带滤波器设计的需求也越来越多。在新一代的移动通信系统中，当信道的过渡带很窄时，所涉及的数字滤波器需要较高的滤波器阶数和计算复杂度。请参阅图1，图1示出了现有5G通信系统中，采用传统的设计方法实现的滤波器。该滤波器采用等波纹设计，其通带截止频率为49.14MHz（兆赫兹），阻带起始频率为50MHz，通带波纹0.05db（分贝），阻带衰减45db，滤波器阶数为331阶，其具体设计参数可如图1A所示，频谱相应可如图1B所示。

因此，在通信系统中，本着节省硬件资源的目的出发，并提高DSP资源的利用率，需要通过特殊手段优化窄过渡带数字滤波器的实现架构。基于此，本申请提供了一种数字滤波器、数字信号处理链路和无线通信系统，以实现架构简单、可操作性强、DSP资源使用量低和硬件成本低。

为便于理解和说明，下述有些实施例以数字滤波器应用在5G通信系统中为例，采用328阶的高通滤波器作为内插滤波器，以及30阶的高通滤波器作为掩蔽滤波器进行描述。可以理解，本申请请求保护的数字滤波器也同样适用于不同通信制式或不同通信频段的通信系统中，内插滤波器和掩蔽滤波器均可以根据有效信号的频段、通带带宽、采样率、通带频率、阻带频率等因素来确定其滤波器阶数和滤波器类型。例如可以为更高阶或更低阶的高通滤波器、低通滤波器、带阻滤波器、带通滤波器等；内插滤波器的内插系数也可根据原型滤波器的过渡带宽度以及目标滤波器的过渡带宽度等因素来确定，例如还可为3、5或7倍差值。

在一个实施例中，如图2所示，提供了一种数字滤波器，包括：

内插滤波器100，用于对输入信号依次进行延迟处理和相加处理，得到对应于各折叠内插滤波器系数的内插相加结果，并根据工作时钟的频率对各内插相加结果进行分组，在不同的工作时钟下处理各组内插相加结果，将各组内插相加结果与对应的折叠内插滤波器系数相乘，得到各内插乘积，还用于将各内插乘积进行相加，输出相加得到的内插滤波信号；

第一加法器200，连接内插滤波器100，用于对将输入信号进行延迟处理后得到的输入延迟信号与内插滤波输出信号进行相减，得到互补滤波信号；

掩蔽滤波器300，连接第一加法器200，用于对互补滤波信号进行滤波，并得到掩蔽滤波信号；

第二加法器400，连接掩蔽滤波器300，用于将输入信号和掩蔽滤波信号分别再次延迟处理后得到的信号进行相减，得到窄过渡带滤波信号并输出。

具体地，数字滤波器可以基于FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）进行实现，其结构框图可如图2所示。其中，

为输入信号，/>

为内插滤波器100的响应；/>

为掩蔽滤波器300的响应；/>

为互补滤波器的响应，由输入信号减去/>

得到；/>

，/>

为窄过渡带滤波信号，/>

为数字滤波器的传输函数。需要说明的是，图2中的延迟模块/>

和/>

并非必须，数字滤波器也可不设置上述4个延迟模块进行实现。

内插滤波器100为对原型低阶滤波器的系数插0后得到的滤波器。以5G通信平台，5G NR（New Radio，新空口）信号通带宽度达98.28MHz为例进行说明。由于要优化NR 100M滤波器为低通窄过渡带滤波器，因此可以采用过渡带较宽、阶数较低的高通成型滤波器作为原型滤波器。原型滤波器的设计是通过已知目标滤波器通带

和阻带/>

来进行设计。示例性地，信号采样率为/>

，5G NR有效带宽为98.28MHz，滤波器的设计通带为100MHz，可以得到目标滤波器通带/>

和阻带/>

。当内插系数为M的条件下，可得到/>

，其中/>

为通带的相位特性，/>

为阻带的相位特性，/>

为经四舍五入取整得到的整数。

原型高通滤波器的通带截止频率

，阻带截止频率/>

。通过以上公式可以得到原型高通滤波器的设计参数为/>

，

，其中/>

为通带波纹，/>

为阻带衰减。由此可进行83阶原型高通滤波器的设计。

对83阶原型高通滤波器的滤波系数进行4倍插值（即内插系数M等于4），即在相邻系数之间4个值为0的系数，可以得到328阶的内插滤波器100，内插滤波器100的过渡带为原型高通滤波器的1/4的插值滤波器响应，且会产生镜像频谱。

328阶的内插滤波器100用于接收待滤波的输入信号，并对输入信号进行多级延迟，各级延迟信号需要与对应的折叠滤波器系数相乘，将所有乘积相加从而可得到滤波结果。若按照传统的直接型结构实现内插滤波器，则滤波器结构框图可如图3所示。由于滤波器系数具有对称性，因此内插滤波器的结构框图可参阅图4，基于对称折叠结构的数字滤波器可参阅图5。如图4-5所示，采用对称折叠结构来实现内插滤波器和掩蔽滤波器，通过加法器将滤波器系数相同的各延迟信号进行相加，并将全部滤波器系数按照对称性进行折叠，保留具备对称性的各滤波器系数中的一个，得到折叠滤波器系数。然后采用多个乘法器将各相加结果乘上对应的折叠滤波器系数，再通过多个加法器对全部相乘结果进行相加，以得到滤波结果。

而本申请的内插滤波器100用于在对输入信号进行多级延迟后，可将对应相同内插滤波器系数的延迟信号进行相加，得到各内插相加结果，各个内插相加结果与各折叠滤波器系数（即前42个滤波器系数）一一对应。在得到各内插相加结果后，内插滤波器100可根据工作时钟的频率对各内插相加结果进行分组，工作时钟的频率决定了各组中所包含的内插相加结果的数量。进一步地，可根据工作时钟的频率与采样率间的比例关系进行分组，如此在确保滤波结果的同时，还可进一步降低滤波过程中使用的DSP资源。一个内插相加结果仅属于一个组别，各组数据的集合包括了全部内插相加结果，各组数据的内插相加结果所对应的折叠滤波器系数互不重复。进一步地，每组可包括相同数量的内插相加结果。

示例性地，内插滤波器100中可设置具备数据输出控制的器件来实现上述功能，例如可以设置数据寄存器组来存储各内插相加结果，并通过地址控制技术控制各内插相加结果的输出，以使同组的内插相加结果能够在同一工作时钟下进行输出，并进行相乘操作。

内插滤波器100在不同的工作时钟下处理各组内插相加结果，即不同组的数据在不同的工作时钟下处理，同组的数据在同一工作时钟下处理。具体而言，在对内插相加结果进行处理时，将内插相加结果与对应的折叠内插滤波器系数相乘，得到内插乘积。在对各组的全部内插相加结果进行相乘后，可得到各内插乘积，通过将全部内插乘积进行相加，从而可得到内插滤波信号并输出。内插滤波信号为内插滤波器100对输入信号进行滤波处理后的输出信号。

例如，当工作时钟的频率是信号采样率的两倍时，可将各内插相加结果分成两组，在第一个工作时钟下，通过调用多个乘法器，将第一组的各内插相加结果与其对应的折叠内插滤波器系数进行相乘；在第二个工作时钟下，调用多个乘法器对第二组的各内插相加结果与其对应的折叠内插滤波器系数进行相乘，从而可得到各内插乘积，将全部内插乘积进行相加并可得到内插滤波信号并输出。如此，可调用最少的DSP资源完成滤波。

第一加法器200接收输入信号和内插滤波信号，并用输入信号减去插值之后的插值滤波器频率响应（即内插滤波信号），从而可得到互补插值滤波器的响应，即互补滤波信号。掩蔽滤波器300连接第一加法器200，用于对互补滤波信号进行滤波，以滤除因插值而产生的镜像频谱，并得到掩蔽滤波信号。其中，掩蔽滤波器300为采用频率响应掩蔽技术（FRM，Frequency Response Masking）来设计具有窄过渡带特性FIR滤波器，在达到相同滤波性能要求的情况下，可以降低滤波器的阶数，达到节约DSP资源的目的。掩蔽滤波器300可通过FIR IP核可以实现，亦可根据自身需求来对掩蔽滤波器300简化为加法树型结构进行实现该部分的功能。

掩蔽滤波器300的设计与原型滤波器的阻带

、/>

和内插系数M有关。在上述应用在5G通信平台的328阶内插滤波器100的示例中，掩蔽滤波器300可以采用高通滤波器来进行，掩蔽滤波器300的具体设计参数可以通带截止频率/>

，阻带截止频率/>

来实现，可以得到掩蔽滤波器300的设计参数为

，阶数为30阶的高通掩蔽滤波器。

第二加法器400连接掩蔽滤波器300，接收输入信号和掩蔽滤波信号，并用输入信号减去掩蔽滤波器300的输出（即掩蔽滤波信号），得到所需的窄带低通滤波器对输入信号的响应，即窄过渡带滤波信号并输出。

上述数字滤波器中，内插滤波器100对接收到的输入信号进行延迟处理和相加处理，并根据工作时钟的频率对各内插结果进行分组，在不同的工作时钟下处理各组的内插相加结果，从而可对内插滤波器100内的乘法器进行复用，降低DSP资源的使用量。同时，通过设置掩蔽滤波器300，从而可采用频率响应掩蔽技术对滤波过程中产生的频谱镜像进行滤除，从而可在保证相同滤波性能的情况下，降低滤波器阶数，从而实现架构简单和可操作性强，极大地降低DSP资源的消耗，降低了数字滤波器的复杂度，节约硬件成本。

在一个实施例中，内插滤波器100包括：

内插延迟相加模块110，分别连接第一加法器200和第二加法器400，用于对输入信号进行多级延迟，并输出各级延迟的输入延迟信号，以及将对应相同滤波器系数的各输入延迟信号进行相加，得到各折叠内插滤波器系数对应的内插相加结果；

内插数据选择模块120，包括内插数据输入端和内插数据输出端，内插数据输出端的数量与工作时钟的频率相对应；每一内插数据输出端与两个或以上的内插数据输入端对应；各内插数据输入端均连接内插延迟相加模块110，用于接收各内插相加结果；内插数据输出端连接内插乘法器模块140，用于将对应的各内插相加结果逐个输出；

内插系数选择模块130，用于输出折叠内插滤波器系数；折叠内插滤波器系数与内插数据选择模块120输出的内插相加结果对应；

内插乘法器模块140，分别连接内插系数选择模块130和内插数据选择模块120，用于将各内插相加结果与对应的折叠内插滤波器系数相乘，并得到各内插乘积；

内插乘积相加模块150，分别连接内插乘法器模块140和第一加法器200，用于对各内插乘积进行相加，并输出内插滤波信号。

具体地，请参阅图6，根据滤波器系数的对称性，内插延迟相加模块110可采用对称的加法树结构来将对称的滤波器系数对应的输入延迟信号进行预加。具体而言，内插延迟相加模块110可以包括加法器模块和多个级联的延迟单元，用于对输入信号进行多级延迟，当内插系数为4时，延迟单元为4拍延迟单元，即对每个输入数据之间延时4拍，如此相当于对滤波器相邻两个系数直接插了3个0，完成插值4倍的过程。

内插延迟相加模块110将对应相同滤波器系数的输入延迟信号进行相加，得到各折叠内插滤波器系数对应的内插相加结果，并可通过多个相加数据输出端输出各内插相加结果。

内插数据选择模块120包括多个内插数据输入端和一个或多个的内插数据输出端，内插数据输出端的具体数量可根据工作时钟的频率确定。各个内插数据输入端均连接内插延迟相加模块110，进一步地，各内插数据输入端可与内插延迟相加模块110的各个相加数据输出端一一对应连接，从而可获取各内插相加结果。

每一内插数据输出端与两个或以上的内插数据输入端对应，各内插数据输出端所对应的内插数据输入端互不相同。内插数据输出端逐个输出经对应内插数据输入端接收的数据，各内插数据输出端在同一工作时钟下输出的内插相加结果属于同一组别。在当前工作时钟下，各内插数据输出端分别输出对应的一个内插相加结果至内插乘法器模块140；在下一工作时钟下，各内插数据输出端分别输出对应的另一内插相加结果至内插乘法器模块140；在下两个工作时钟下，各内插数据输出端分别输出对应的再一内插相加结果至内插乘法器模块140，如此循环，直至每组内插相加结果输出完毕。

内插乘法器模块140可包括一个或多个乘法器，乘法器的具体数量可根据内插数据输出端的总数量来确定，乘法器在每个工作时钟下进行一次乘法运算。内插乘法器模块140用于在各个工作时钟下，将接收到的各内插相加结果与内插系数选择模块130输出的折叠内插滤波器系数相乘，得到内插乘积。内插乘积相加模块150对各内插相加结果对应的内插乘积进行相加，输出相加得到的内插滤波信号。进一步地，内插相加模块可通过级联的多个加法器来实现，也可通过多层级的加法器架构来实现。

本实施例中，内插数据选择模块120包括内插数据输入端和内插数据输出端；每一内插数据输出端与两个或以上的内插数据输入端对应，内插数据输出端用于将对应经内插数据输入端接收的各内插相加结果进行逐个输出，从而可将内插相加结果分组输出到内插乘法器模块140，使得输入滤波器的数据在每个工作时钟下进行一次乘法器运算，减少了DSP资源的使用量，进而实现架构简单和可操作性强，降低了数字滤波器的复杂度，节约硬件成本。

在一个实施例中，如图7所示，内插滤波器100还包括内插乘积延迟模块160。内插乘积延迟模块160连接在内插乘法器模块140和内插乘积相加模块150之间，用于将内插乘法器模块140输出的各内插乘积延迟预设拍数后输出到内插乘积相加模块150。在一个示例中，内插乘积延迟模块160可将内插乘积延迟1拍输出，避免数据流过高导致时钟信号不稳定，提高数据稳定性，满足高速时序的要求。

在一个实施例中，如图7所示，内插数据选择模块120包括两个或以上的数据选择器，数据选择器包括内插数据输出端，以及两个或以上的内插数据输入端，即数据选择器为多选一的数据选择器。每一数据选择器可通过各内插数据输入端接收多个内插相加结果，并通过内插数据输出端逐个将接收到的内插相加结果进行输出。进一步地，各数据选择器均可为2选1数据选择器。

如此，可通过数据选择器选择分组，分别对第一级加法树输出的结果（即各内插相加结果）和折叠内插滤波器系数分成多组，最终可以使得输入滤波器的数据在每个工作时钟下进行一次乘法器运算，节省DSP资源的使用量，降低硬件成本。

在一个实施例中，如图7所示，内插系数选择模块130包括两个或以上的系数选择器，内插乘法器模块140包括两个或以上的乘法器，各个系数选择器与各个乘法器一一对应连接，并向对应的乘法器输出折叠内插滤波器系数。其中，系数选择器用于对折叠内插滤波器系数进行分组，系数的组别数量与内插相加结果的组别数量可以相同。进一步地，系数选择器可以为多选一选择器，例如选择器开关等。在一个示例中，系数选择器为2选1选择器。

以上述328阶的内插滤波器100为例，若工作时钟信号为采样率的两倍，在进行内插滤波器100的FPGA实现时，采用乘法器复用技术进行实现。考虑到83阶滤波器系数的对称性，先采用对称加法树结构结构来对系数相同的节点的数据进行预加，得到如图3所示的内插滤波器100对称折叠结构框图，此时DSP资源的消耗为原来的一半，即为42个。

考虑到采样率与数字滤波器工作时钟的关系，可将内插滤波器100进一步简化为加法树型结构，如图7所示，通过2选1数据选择器开关和2选1滤波器系数选择器开关分别将内插相加结果和折叠的内插滤波器100系数分成2组，使得在滤波器在1个采样周期内(也就是2个工作时钟周期内)分别选择对内插相加结果和对应的折叠内插滤波器系数进行卷积运算，根据数据选择器和系数选择器的选择，即可完成在一个采样时钟周期内对乘法器的复用，即乘法器在一个采样时钟周期内（即2个工作时钟）完成2次乘法运算。与对称折叠结构相比，可节省一半的DSP资源，通过21个DSP资源实现328阶的内插滤波器100的滤波效果，内插滤波器100的输入输出数据的采样率保持不变。

在一个实施例中，第一加法器200连接内插延迟相加模块110，用于将内插延迟相加模块110中预设延迟单元输出的输入延迟信号与内插滤波输出信号进行相加，得到互补滤波信号。第二加法器400连接内插延迟相加模块110，用于将掩蔽滤波信号与内插延迟相加模块110中预设延迟单元输出的输入延迟信号进行相减，得到窄过渡带滤波信号。

此时内插延迟相加模块110相当于图2中

，用于对输入信号进行延迟，以对输出延迟进行补偿以对齐滤波器内部的各个节点的数据，从而解决了在FPGA硬件实现数字滤波器的过程中，由于硬件运算存在寄存器之间的数据延迟而引入的部分延迟周期。

在一个实施例中，数字滤波器还包括再延迟模块，再延迟模块连接在内插延迟相加模块110与第二加法器400之间，进一步地，可以连接在内插延迟相加模块110的预设延迟单元与第二加法器400之间。再延迟模块用于对输入延迟信号再次进行延迟，并将经过再次延迟的输入延迟信号输出给第二加法器400。第二加法器400用于将再次延迟的输入延迟信号与掩蔽滤波信号进行相减，得到所述窄过渡带滤波信号。再延迟模块相当于图2中

，用于对输出延迟进行补偿以对齐滤波器内部的各个节点的数据，以对输出延迟进行补偿以对齐滤波器内部的各个节点的数据，从而解决在FPGA硬件实现数字滤波器的过程中，由于硬件运算存在寄存器之间的数据延迟而引入的部分延迟周期。

进一步地，内插延迟相加模块110的预设延迟单元（即

）与再延迟模块（即

）可根据原型滤波器和掩蔽滤波器300的设计参数确定，具体而言，可以基于下式确定：

其中，

为内插滤波器100的响应；/>

为掩蔽滤波器300的响应；/>

为内插滤波器100（即/>

滤波器）的系数长度；/>

为掩蔽滤波器300（即/>

滤波器）的系数长度；M为内插系数。

在一个实施例中，数字滤波器还包括第一滤波信号延迟模块和第二滤波信号延迟模块。第一滤波信号延迟模块和第二滤波信号延迟模块的时延参数可依据具体仿真的实际情况进行设计。第一滤波信号延迟模块相当于图2中

，连接在内插乘积相加模块150和第一加法器200之间，用于对内插滤波器100输出的内插滤波信号延迟输出给第一加法器200。第一加法器200将输入信号与延迟后的内插滤波信号进行相减，得到互补滤波信号。进一步地，第一加法器200可将再次延迟后的输入延迟信号，与延迟后的内插滤波信号进行相减，得到互补滤波信号。

第二滤波信号延迟模块相当于图2中的

，连接在掩蔽滤波器300和第二加法器400之间，用于对掩蔽滤波器300输出的掩蔽滤波信号延迟输出给第二加法器400。第二加法器400将输入信号与延迟后的掩蔽滤波信号进行相减，得到窄过渡带滤波信号，进一步地，第二加法器400将输入信号可将再次延迟后的输入延迟信号，与延迟后的掩蔽滤波信号进行相减，得到窄过渡带滤波信号。此时，数字滤波器的传输函数/>

可由下式表示：

由于在进行输出时延对齐时，按照采样时钟周期的整数倍来进行对齐，通过第一滤波信号延迟模块对内插滤波信号进行延迟，以及通过第二滤波信号延迟模块对内插滤波信号进行延迟，从而可在实际的时延为非整数倍时，提高时延参数调整的便捷性。

在一个实施例中，掩蔽滤波器300包括掩蔽延迟相加模块、掩蔽数据选择模块、掩蔽系数选择模块、掩蔽乘法器模块和掩蔽乘积相加模块；

其中，掩蔽延迟相加模块，用于对互补滤波信号进行多级延迟，并输出各次延迟的掩蔽延迟信号，以及将对应相同滤波器系数的各掩蔽延迟信号进行相加，得到各折叠掩蔽滤波器300系数对应的掩蔽相加结果；

掩蔽数据选择模块，包括掩蔽数据输入端和掩蔽数据输出端，掩蔽数据输出端的数量与工作时钟的频率相对应；每一掩蔽数据输出端与两个或以上的掩蔽数据输入端对应；各掩蔽数据输入端均连接掩蔽延迟相加模块，用于一一对应接收各掩蔽相加结果；掩蔽数据输出端连接掩蔽乘法器模块，用于将对应的各掩蔽相加结果逐个输出至掩蔽乘法器模块；

掩蔽系数选择模块，用于输出折叠掩蔽滤波器300系数；折叠掩蔽滤波器300系数与掩蔽数据选择模块输出的掩蔽相加结果对应；

掩蔽乘法器模块，连接掩蔽系数选择模块，用于获取各掩蔽相加结果与对应的折叠掩蔽滤波器300系数的掩蔽乘积；

掩蔽乘积相加模块，连接掩蔽乘法器模块，用于对各掩蔽乘积进行相加，并输出相加得到的掩蔽滤波信号。

具体地，掩蔽延迟相加模块、掩蔽数据选择模块、掩蔽系数选择模块、掩蔽乘法器模块和掩蔽乘积相加模块可分别参阅上述实施例中的内插延迟相加模块110、内插数据选择模块120、内插系数选择模块130、内插乘法器模块140和内插乘积相加模块150，此处不再赘述。如此，通过对称加法树结构来实现掩蔽滤波器300，从而可进一步地降低DSP资源的使用率，并进一步地实现架构简单和可操作性强，降低了数字滤波器的复杂度，节约硬件成本。

以上述328阶内插滤波器100和30阶掩蔽滤波器300为例，采用频率响应掩蔽滤波器300设计的数字滤波器只需83+30=113阶。根据Matlab设计参数，可以得到相对应的各滤波器的系数和频谱响应，图8示出了原型高通滤波器的Matlab设计参数和频谱响应，图9示出了高通掩蔽滤波器300的Matlab设计参数和频谱响应。分别通过FPGA实现普通滤波器和本申请请求保护的数字滤波器，并达到相同滤波效果，普通滤波器的滤波器阶数为331阶，共消耗83个DSP资源。而本申请的滤波器阶数为358阶，共消耗29个DSP资源。

图10至图14为采用FPGA硬件实现数字滤波器后，上板抓取的实际输入输出数据频谱图。其中，图10为原始信号输入信号频谱；图11为内插滤波器100FPGA硬件实现后输出的数据频谱图，即内插滤波信号的频谱图；图12为互补滤波器FPGA硬件实现后输出的数据频谱图，即互补滤波信号的频谱图；图13为掩蔽滤波器300FPGA硬件实现后输出的数据频谱图，即掩蔽滤波信号的频谱图。图14为整个数字滤波器FPGA硬件实现后输出的数据频谱图，即窄过渡带滤波信号的频谱图。

在一个实施例中，提供了一种数字信号处理链路，包括上述任一实施例中的数字滤波器。进一步地，数字信号处理链路可以为5G NR上下行IQ数字信号处理链路，数字信号处理链路可用于实现数字基带传输单元。

在一个实施例中，提供了一种无线通信系统，包括上述任一实施例中的数字信号处理链路。进一步地，无线通信系统可以为5G通信系统，通过采用上述数字信号处理链路和上述数字滤波器，在很大程度上，相比采用其他结构滤波器类型的实现方案具有架构简单、可操作性更强、DSP资源使用量更低的优点，如此可极大降低FPGA实现过程中DSP资源的消耗，能够满足当前5G室分前传系统中低成本的需求。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种数字滤波器，其特征在于，包括：

内插滤波器，用于对输入信号依次进行延迟处理和相加处理，得到对应于各折叠内插滤波器系数的内插相加结果，并根据工作时钟的频率对各所述内插相加结果进行分组，在不同的工作时钟下处理各组内插相加结果，将各组内插相加结果与对应的折叠内插滤波器系数相乘，得到各内插乘积，还用于将各所述内插乘积进行相加，输出相加得到的内插滤波信号；所述内插滤波器为对原型低阶滤波器的系数插0后得到的滤波器；各个所述内插相加结果与各折叠内插滤波器系数一一对应；

第一加法器，连接所述内插滤波器，用于将对所述输入信号进行延迟处理后得到的输入延迟信号与所述内插滤波输出信号进行相减，得到互补滤波信号；

掩蔽滤波器，连接所述第一加法器，用于对所述互补滤波信号进行滤波，并得到掩蔽滤波信号；

第二加法器，连接所述掩蔽滤波器，用于将所述输入延迟信号和所述掩蔽滤波信号分别再次延迟处理后得到的信号进行相减，得到窄过渡带滤波信号并输出。

2.根据权利要求1所述的数字滤波器，其特征在于，所述内插滤波器包括：

内插延迟相加模块，分别连接所述第一加法器和所述第二加法器，用于对所述输入信号进行多级延迟，并输出各级延迟的输入延迟信号，以及将对应相同滤波器系数的各所述输入延迟信号进行相加，得到各折叠内插滤波器系数对应的内插相加结果；

内插数据选择模块，包括内插数据输入端和内插数据输出端，所述内插数据输出端的数量与所述工作时钟的频率相对应；每一所述内插数据输出端与两个或以上的所述内插数据输入端对应；各所述内插数据输入端均连接所述内插延迟相加模块，用于接收各所述内插相加结果；所述内插数据输出端连接内插乘法器模块，用于将对应的各所述内插相加结果逐个输出；

内插系数选择模块，用于输出所述折叠内插滤波器系数；所述折叠内插滤波器系数与所述内插数据选择模块输出的内插相加结果对应；

内插乘法器模块，分别连接所述内插系数选择模块和所述内插数据选择模块，用于将各所述内插相加结果与对应的折叠内插滤波器系数相乘，并得到各所述内插乘积；

内插乘积相加模块，分别连接所述内插乘法器模块和所述第一加法器，用于对各所述内插乘积进行相加，并输出所述内插滤波信号。

3.根据权利要求2所述的数字滤波器，其特征在于，所述内插滤波器还包括：

内插乘积延迟模块，连接在所述内插乘法器模块和所述内插乘积相加模块之间，用于将各所述内插乘积延迟输出至所述内插乘积相加模块。

4.根据权利要求2所述的数字滤波器，其特征在于，所述内插数据选择模块包括两个或以上的数据选择器；

所述数据选择器包括所述内插数据输出端和两个或以上的所述内插数据输入端。

5.根据权利要求4所述的数字滤波器，其特征在于，所述数据选择器为2选1数据选择器。

6.根据权利要求2所述的数字滤波器，其特征在于，所述第一加法器，用于将所述输入延迟信号与所述内插滤波输出信号进行相减，得到所述互补滤波信号；

所述第二加法器，用于将所述输入延迟信号和所述掩蔽滤波信号分别再次延迟处理后得到的信号进行相减，得到所述窄过渡带滤波信号。

7.根据权利要求6所述的数字滤波器，其特征在于，所述数字滤波器还包括连接在所述内插延迟相加模块和所述第二加法器之间的再延迟模块；

所述再延迟模块，用于对所述输入延迟信号进行再次延迟；所述第二加法器，用于将再次延迟的输入延迟信号与所述掩蔽滤波信号进行相减，得到所述窄过渡带滤波信号。

8.根据权利要求2所述的数字滤波器，其特征在于，所述内插系数选择模块包括两个或以上的系数选择器；所述内插乘法器模块包括两个或以上的乘法器；

各所述系数选择器与各所述乘法器一一对应连接。

9.根据权利要求2至7任一项所述的数字滤波器，其特征在于，所述数字滤波器还包括第一滤波信号延迟模块和第二滤波信号延迟模块；

所述第一滤波信号延迟模块连接在所述第一加法器和所述内插乘积相加模块之间；所述第二滤波信号延迟模块连接在所述第二加法器和所述掩蔽滤波器之间。

10.根据权利要求1至7任一项所述的数字滤波器，其特征在于，所述掩蔽滤波器包括掩蔽延迟相加模块、掩蔽数据选择模块、掩蔽系数选择模块、掩蔽乘法器模块和掩蔽乘积相加模块；

其中，所述掩蔽延迟相加模块，用于对所述互补滤波信号进行多级延迟，并输出各次延迟的掩蔽延迟信号，以及将对应相同滤波器系数的各所述掩蔽延迟信号进行相加，得到各折叠掩蔽滤波器系数对应的掩蔽相加结果；

所述掩蔽数据选择模块，包括掩蔽数据输入端和掩蔽数据输出端，所述掩蔽数据输出端的数量与所述工作时钟的频率相对应；每一所述掩蔽数据输出端与两个或以上的所述掩蔽数据输入端对应；各所述掩蔽数据输入端均连接所述掩蔽延迟相加模块，用于一一对应接收各所述掩蔽相加结果；所述掩蔽数据输出端连接所述掩蔽乘法器模块，用于将对应的各所述掩蔽相加结果逐个输出至所述掩蔽乘法器模块；

所述掩蔽系数选择模块，用于输出折叠掩蔽滤波器系数；所述折叠掩蔽滤波器系数与所述掩蔽数据选择模块输出的掩蔽相加结果对应；

所述掩蔽乘法器模块，连接所述掩蔽系数选择模块，用于获取各所述掩蔽相加结果与对应的折叠掩蔽滤波器系数的掩蔽乘积；

所述掩蔽乘积相加模块，连接所述掩蔽乘法器模块，用于对各所述掩蔽乘积进行相加，并输出相加得到的掩蔽滤波信号。

11.一种数字信号处理链路，其特征在于，包括如权利要求1至10任一项所述的数字滤波器。

12.一种无线通信系统，其特征在于，包括如权利要求11所述的数字信号处理链路。

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