KR20010062731A

KR20010062731A - 이득 가변형 디지털 필터

Info

Publication number: KR20010062731A
Application number: KR1020000082578A
Authority: KR
Inventors: 이시이다쯔야
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-12-28
Filing date: 2000-12-27
Publication date: 2001-07-07
Also published as: EP1113577A2; JP3379501B2; US6985522B2; CN1309467A; BR0007611A; JP2001189644A; US20010005396A1; EP1113577A3

Abstract

X가 베이스밴드 처리후의 데이타의 비트수이고 Y는 이득 비트의 수인 종래 기술의 이득 가변형 디지털 필터에 있어서, 입력의 비트수는 X+Y이고, 필요한 플립-플롭의 수는 (X+Y)×n 비트와 동등함으로써, 과도한 회로 스케일의 문제가 발생하였다. 본 발명의 이득 가변형 디지털 필터에 있어서, 이득을 조정하기 위한 승산기가 디지털 필터의 내부에 배치됨으로써, 필터 입력의 비트수는 X이고, 필터 내측에 있는 플립-플롭의 수는 X×n 비트이며, 플립-플롭의 개수를 (Y×n 비트) 감소시킬 수 있다. 따라서, 종래 기술의 필터 전단에 배치되었던 이득 조정 회로는 디지털 필터내에 결합되어 회로 스케일을 감소시킬 수 있다.

Description

이득 가변형 디지털 필터{VARIABLE-GAIN DIGITAL FILTER}

본 발명은 디지털 필터에 관한 것으로, 특히 이동 통신에서 널리 사용되는 디지털 통신 분야에서의 밴드폭을 제한하기 위해 사용되는 핵심 기술인 이득 가변형 디지털 필터에 관한 것이다.

IS-95(Interim Standard 95, 미국에서의 디지털 휴대 전화 시스템 모드 표준) 시스템에서와 같이, 동일 시간 슬롯 중에 다수종의 이득이 존재하는 시스템에서는, 통상적으로 이득 조정(스위칭)을 밴드폭 제한(디지털) 필터의 선단에서 수행하고 있었다. 만일 이 제한이 후단에서 수행된다면, 출력에 불연속점이 발생하고 필터의 밴드폭 제한 특성은 더 이상 충족되지 않을 것이다.

따라서, 도 1에 나타난 바와 같이, 이득 선택기(51)과 승산기(52)는 디지털 필터(53) 전단에 배열되고, 베이스밴드 처리되는 데이타에 대한 이득 선택기(51)에서 선택되는 이득이 승산되고 그 결과는 디지털 필터(53)에 인가되었다. 만일 X 비트가 베이스밴드 처리되는 데이타이고, Y 비트가 이 경우에서 다수 비트의 이득인 경우, 디지털 필터(53)로의 입력은 정확도의 손실없이 계산이 수행된다면 X + Y 비트이고, 디지털 필터(53)의 구성은 도 2에 나타난 것과 같은 회로이다.

도 2에 나타난 디지털 필터(53)에는 입력 데이타와 계수 시퀀스를 하나의 시간 슬롯내에서 n회(여기서 n은 필터의 차수) 스위칭하는 선택기가 제공된다. 디지털 필터(53)는 시분할 처리에 의해 필터링되는 FIR(Finite Impulse Response)를 실현하는 회로이다. 동작으로서는 승산기(16)와 선택기(15)가 없는 도 4에 나타난 회로와 동등하다. 도 3의 타이밍도에 나타난 바와 같이, 입력 데이타 IN(N)-IN(N-1)은 선택기 SEL13에서 시분할 승산되고, 선택기 SEL14에 의해 시분할 다중된 계수 k1∼kn로 승산된 후, 적분된다. 시분할 처리가 승산기 및 가산기를 제거할 수 있다고 하더라도, (X+Y)×n 비트의 플립-플롭이 필요한데, 이는 입력 비트의 수가 X+Y이기 때문이며, 이러한 큰 수의 구성 요소는 회로 크기의 문제를 야기시킨다.

CDMA(Code Division Multiple Access)를 사용하는 IS-95 시스템에서, 상이한 이득을 갖는 심볼은 한 프레임내에서 전송되어야 한다. 만일 그러한 경우에서 밴드폭 제한 필터 후단에서 이득이 조정된다면, 출력에 불연속점이 발생하게 될 것이며 필터는 전술된 필터 밴드폭 제한 특성을 충족하는데 실패하게 될 것이다. 따라서, 필터 전단에서 조정되어야 한다.

도 1의 종래 기술예를 이용하여 기술한 바와 같이, 이득을 조정하기 위한 선택기(51)와 승산기(52)는 종래 기술에서 필터의 전단에 제공되고, 만일 X가 데이타 입력의 비트수이고 Y가 이득의 비트수인 경우, 디지털 필터(53)의 입력의 비트수는 X+Y 비트가 될 것이다. 따라서, (X+Y)×n 비트의 FF(flip-flops)은 종래예의 경우에서 디지털 필터(53)에 요구된다.

본 발명은 종래 기술의 전술된 상태에서 실현될 수 있었고, 종래 기술의 전술된 문제점을 해결하는 것에 관한 것이며, 필터내에서, 종래 기술의 필터 전단에 배열되는 이득 조정 회로를 부가함으로써 회로의 스케일을 감소시킬 수 있는 새로운 이득 가변형 디지털 필터를 제공하는 것을 목적으로 한다.

본 발명에 따른 전술된 목적을 구현하기 위한 이득 가변형 디지털 필터에 따르면, 디지털 필터의 앞단에 이득 조정 회로를 포함하는 이득 가변형 디지털 필터에 있어서, 이득 조정 회로는 이득을 선택하기 위한 제1 선택기; 및 상기 제1 선택기의 출력과 입력 데이타를 승산하기 위한 제1 승산기를 포함하며, 이 이득 조정 회로는 상기 필터의 앞단에서 제거되고 필터의 내부에 결합된다.

이득 조정 회로의 제1 승산기는 상기 제1 선택기로부터 출력되는 이득 신호와 매 고정된 시간격마다 제2 선택기로부터 스위칭되고 출력되는 계수 시퀀스를 승산하여 이를 출력하고; 제2 승산기는 제1 승산기의 출력과 시프트 레지스터의 각 출력으로부터 선택하고 출력하는 제3 선택기에 의해 선택된 입력 데이타를 승산하며; 상기 제2 승산기의 출력은 적분기에 의해 적분되어 출력된다.

본 발명에 따른 이득 가변형 디지털 필터는 n 단들의 플립-플롭들로 구성되고 입력 데이타를 시프트함과 함께 각 단에 의해 지연된 출력을 생성하는 시프트 레지스터; 이득을 선택하기 위한 제1 선택기; 계수 시퀀스를 선택하기 위한 제2 선택기; 상기 시프트 레지스터의 각 지연 출력을 선택하기 위한 제3 선택기; 상기 제1 선택기의 출력과 상기 제2 선택기의 출력을 승산하기 위한 제1 승산기; 상기 제1 승산기의 출력을 상기 제3 선택기의 출력과 승산하기 위한 제2 승산기; 및 상기 제2 승산기의 출력을 적분하기 위한 적분기로 구성된다.

대용적으로, 본 발명에 따른 이득 가변형 디지털 필터는

상기 제1, 제2 및 제3 선택기들과 상기 제1 및 제2 승산기들을 2개로 나누어 상기 제1 내지 제3 선택기들과 제1 및 제2 승산기들 각각이 2개씩 사용되게 하고, 상기 제1 내지 제3 선택기들 각각은 (T/n) × 2의 시간격마다 출력을 스위칭하도록구성된다(여기서 T는 1 시간 슬롯의 시간이고 n은 필터 차수임).

본 발명의 전술된 그리고 다른 목적, 특징 및 이점들은 본 발명의 바람직한 실시예의 일례로서 도시된 첨부 도면에 기초한 다음 설명으로부터 명백하게 될 것이다.

도 1은 종래 기술의 디지털 필터 IS-95의 전단 부분을 나타낸 블럭도.

도 2는 종래 기술의 디지털 필ㅌ의 구성을 나타낸 블럭도.

도 3은 도 2에 나타난 종래 기술예의 동작을 나타낸 타이밍도.

도 4는 본 발명에 따른 디지털 필터의 제1 실시예를 나타낸 블럭도.

도 5는 본 발명이 적용되는 IS-95 시스템의 하류 전송 시스템을 나타낸 블럭도.

도 6은 도 4에 나타난 제1 실시예의 동작을 나타낸 타이밍도.

도 7은 본 발명의 제2 실시예를 나타낸 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 입력 데이타

12 : 시프트 레지스터

13, 14, 15 : 선택기

16, 17 : 승산기

18 : 적분기

본 발명에 따른 이득 가변형 디지털 필터의 제1 실시예의 상세는 첨부된 도면을 참조하여 다음에 기술된다.

본 발명이 IS-95 시스템의 하류 전송부에 사용되는 경우에 대하여 기술될 것이다.

도 4는 본 발명에 따른 제1 실시예를 나타낸 블럭도이다.

도 5는 IS-95 시스템의 하류 전송 시스템의 블럭도를 나타낸다.

베이스밴드 처리기(22)에서 CRC(cyclic redundancy check)의 부가, 중복 부호화, 블럭 인터리빙, 롱-코드 확산, 전력 제어 비트 삽입, Walsh 확산 및 쇼트-코드 확산후에, 전송 데이타(21)는 밴드폭을 제한하기 위한 디지털 필터(23)에 인가된다. 디지털 필터(23)의 출력은 RF부(24)에서 무선 주파수로 변환되고 안테나에 의해 외부로 전송된다.

도 4는 본 발명의 발명 부분인 디지털 필터(23)의 상세를 나타낸다. 도 4의 디지털 필터는 차수 n의 FIR 필터의 시분할 처리에 의해 구현된다.

도 4를 참조하면, 입력 데이타(11)(X 비트)는 n개의 단을 갖는 시프트 레지스터(12)에 인가된다. 또한, 계수 시퀀스 k1-kn(J 비트)은 선택기(14)에 의해 고정된 시간격마다 스위칭되고, 승산기(16)에 의해 선택기(15)에 의해 선택되는 이득 신호(Y 비트)와 승산된다. 이 승산된 신호(J+Y 비트)는 승산기(17)에서 선택기(13)에 의해 고정된 시간격마다 스위칭되는 시프트 레지스터(12)의 출력(X 비트)와 승산되어, 적분기(18)에 입력된다. 적분기(18)에서, 데이타는 고정된 시간격마다 적분되어 출력된다(X + Y + J + Log2 n 비트).

본 실시예의 간략화된 설명이 상술한 바와 같으며, 본 실시예의 구성 및 동작에 관한 상세한 설명은 다음과 같다.

도 5에서, 베이스밴드 프로세서(22)에서 처리된 전송 신호는 디지털 필터(23)에 X 비트의 데이타로서 입력된다. 이 디지털 필터(23)에서, X 비트의 입력 데이타는 도 4에 나타난 n 단의 시프트 레지스터(12)에 입력된다.

여기서, IN(N)이 입력 데이타이고 IN(N-1)이 1 시간 슬롯 지연된 입력 데이타인 경우, 시프트 레지스터(12)의 출력 데이타는 IN(N), IN(N-1), IN(N-2), ··· IN(N-n)이 될 것이다. 선택기(13)는 1 시간 슬롯의 시간격 T를 n으로 제산한 매 시간격 T/n마다 IN(N), IN(N-1), IN(N-2), ··· IN(N-n)을 스위칭하고 출력한다.

선택기(14)는 유사하게 매 시간격 T/n마다 계수 시퀀스 k1, k2, ···kn를 스위칭하고 출력한다.

종래 기술의 일반적인 FIR 필터에는 선택기 SEL15 또는 승산기(16)가 제공되지 않고, 매 시간격 T/n마다 곱 k1·IN(N-1), k2·IN(N-2), ···kn·IN(N-n)이 승산기(17)에 의해 계산되고, 수학식 1에 나타난 값은 매 시간격 T마다 적분기(18)에 의해 출력되며, 이 적분기는 매 시간격 T(1 시간 슬롯)마다 리셋된다.

이 경우에 대한 타이밍도는 도 3에 나타난 있다.

다음으로, 선택기 SEL15와 승산기(16)가 사용되는 본 발명의 경우에 관련하여, IS-95 시스템의 하류(기지국에서 단말기로) 트래픽 채널에서는 전송 데이타내에 전력 제어 비트부가 존재하고, 이 부분의 전송 전력(이득)과 다른 부분은 변경되어야 한다.

Gain1은 전력 제어 비트용 이득이고 Gain2는 다른 부분에 대한 이득이고, 선택기 SEL15는 이들의 스위칭을 수행한다. 이 선택된 이득은 승산기(16)에서 계수 시퀀스 kn와 승산되고, 승산기(17)에서 IN(N), IN(N-1), IN(N-2), ··· IN(N-n)으로 승산된다.

보다 구체적인 용어에서, 만일 IN(N-1), IN(N-2), IN(N-3)은 특정 시간 슬롯에서의 전력 제어 비트이고 다른 비트들(IN(N-4), IN(N-5), ···, IN(N-n)은 전력 제어 비트가 아니며, 선택기(15)의 출력은 선택기(14)의 출력이 k1, k2 및 K3일 때에만 Gain1이 되고 모든 다른 시간에서는 Gain2가 되도록 제어된다. 따라서, 그 시간 슬롯에 대응하는 적분기(18)의 출력은 수학식 2에 나타난 바와 같다.

도 6은 이 경우에 대한 타이밍도를 나타낸다.

IN(N)의 데이타가 다음 시간 슬롯에서 전력 제어 비트인 경우, IN(N-1), IN(N-2), IN(N-3) 및 IN(N-4)는 전력 제어 비트가 되고, 선택기(15)의 출력은 선택기(14)의 출력이 k1, k2, k3 및 k4일 때 Gain1이고 모든 다른 때에는 Gain2가 되며, 이 시간 슬롯에 대응하는 적분기(18)의 출력은 수학식 3에 나타난 바와 같다.

만일 현재의 IN(N)의 데이타가 전력 제어 비트가 아닌 경우, IN(N-2), IN(N-3), IN(N-4)는 전력 제어 비트가 되고, 선택기(15)의 출력은 선택기(14)의 출력이 k2, k3 및 k4일 때 Gain1이 되고 모든 다른 때에는 Gain2가 되며, 이 시간 슬롯에 대응하는 적분기(18)의 출력은 수학식 4에 나타난 바와 같다.

따라서, 이득이 조정되는 데이타와 디지털 필터(23)에서 제한된 밴드폭은 RF부(24)에서 무선 주파수로 변환되어 안테나로 전송된다.

도 7은 본 발명에 따른 제2 실시예의 블럭도를 나타낸 도면이고, 본 발명에 따른 제2 실시예는 이 도면을 참조하여 다음에 기술된다.

도 7은 도 4에서의 각각의 선택기들 SEL13, 14 및 15와 승산기들(16)과 (17)을 2개씩 사용한 경우를 나타내며, 선택기들 각각은 매 시간격(T/n)×2마다 출력을 스위칭한다(여기서 T는 1 시간 슬롯의 시간이고 n은 필터 차수임).

바꾸어 말하자면, 도 4의 각 소자들은 2개의 소자들로, 도 4의 선택기(13)은 선택기들(13a, 13b)로, 선택기(14)는 선택기들(14a, 14b)로, 선택기(15)는 선택기들(15a, 15b)로, 승산기(16)는 승산기들(16a, 16b)로, 및 승산기(17)는 승산기들(17a, 17b)로 구성된다.

적분기의 출력 타이밍은 도 4의 것을 변경하지 않았지만, 이 결과치에 도달하기 위해 수행되는 승산은 2배 이상의 시간이 걸리고 2배 이상의 많은 회로들이 동작한다.

도 7에 나타난 실시예의 회로의 스케일이 도 4의 구성보다 명확히 더 크지만, 본 실시예는 n이 높고 동작 속도가 충분치 않을 때 효과적이다. 이 실시예는 또한 디지털 필터의 처리 속도를 향상시키는 데 효과적이다.

유사하게, 1/m의 승산기 동작 속도를 m배의 회로 스케일로 구현할 수 있는 또 다른 실시예를 고려할 수 있으며, 또한 이는 디지털 필터의 처리 속도를 향상시키는 데 효과적이다.

본 발명은 전술된 바와 같이 구성되고 동작하며 회로 스케일의 감소에 효과적이다.

바꾸어 말하자면, 본 발명에서, 회로 스케일은 디지털 필터(도 4에서의 15와 16)에 도 1의 종래 기술예에서의 이득 선택기(51)와 승산기(52)를 결합시킴으로써감소된다. 구체적으로, X가 베이스밴드 처리후의 데이타 비트의 수이고, Y가 이득 비트의 수이고, J가 필터 계수 시퀀스의 비트의 수이며, n이 필터의 차수인 경우에, 종래 기술의 방법(도 1과 도 2)에서의 필요한 회로 스케일과 이 발명(본 발명)의 방법에서의 필요한 회로 스케일은 다음 표 1과 같다.

	FF(flip-flops)	승산기	적분기
종래 방법	X +Y 비트 : n개	X 비트×Y 비트 : 1개X+Y 비트×J비트 : 1개	X+Y+J 비트 입력X+Y+J+log2n 비트 출력
본 발명의 방법	X 비트 : n개	J 비트×Y 비트 : 1개J+Y 비트×X비트 : 1개	X+Y+J 비트 입력X+Y+J+log2n 비트 출력

회로 스케일의 비교는 적분기에 관련해서는 동등하지만, 승산기에 관련해서는, 만일 X+Y 비트 × J 비트와 J+Y 비트 × X 비트가 등가라고 고려될 때, 본 발명의 방법은 X ＞ J일 때 더 작은 스케일을 가지며, 종래 기술의 방법은 J ＞ X일 때 더 작은 회로 스케일을 갖는다는 것을 나타낸다.

그러나, 이 경우, 본 발명의 방법은 더 적은 플립-플롭(Y × n 비트)을 갖는다. 따라서, 본 발명은 플립-플롭 FF의 개선 정도가 승산기의 저하 정도를 억제하는 J 》X인 특수 경우를 제외하고 회로 스케일면에서 더 크게 감소시킬 수 있다.

플립-플롭의 향상 정도가 높고 본 발명의 효과는 이득 Y의 비트수 또는 필터의 차수 n이 큰 경우에 특히 크다.

본 발명의 바람직한 실시예가 특정 용어를 사용하여 기술되었지만, 그러한 설명은 단지 예시적인 것이며, 다음 청구범위의 기술적 사상 또는 범위와 동떨어짐없이 변화와 변형이 이루어질 수 있다는 것을 알 수 있다.

Claims

이득 조정 회로가 디지털 필터 내부에 결합되는 구성을 갖는 이득 가변형 디지털 필터에 있어서,

상기 이득 조정 회로는

이득을 선택하기 위한 제1 선택기; 및

상기 제1 선택기의 출력인 이득 신호와 입력 데이타를 승산하기 위한 제1 승산기

를 포함하는 것을 특징으로 하는 이득 가변형 디지털 필터.
제1항에 있어서,

상기 이득 조정 회로의 상기 제1 승산기는 상기 제1 선택기로부터 출력되는 이득 신호와 매 고정된 시간격마다 제2 선택기로부터 스위칭되고 출력되는 계수 시퀀스(coefficient sequence)를 승산하고;

상기 제1 승산기의 출력은 제2 승산기에서, 시프트 레지스터의 각 출력으로부터 선택하고 출력하는 제3 선택기에 의해 선택된 입력 데이타와 승산되며;

상기 제2 승산기의 출력은 적분기에 의해 적분되어 출력되는

것을 특징으로 하는 이득 가변형 디지털 필터.
이득 가변형 디지털 필터에 있어서,

복수 단들의 플립-플롭들로 구성되고 입력 데이타를 시프트함과 함께 각 단에 의해 지연된 출력을 생성하는 시프트 레지스터;

이득을 선택하기 위한 제1 선택기;

계수 시퀀스를 선택하기 위한 제2 선택기;

상기 시프트 레지스터의 각 지연 출력을 선택하기 위한 제3 선택기;

상기 제1 선택기의 출력과 상기 제2 선택기의 출력을 승산하기 위한 제1 승산기;

상기 제1 승산기의 출력을 상기 제3 선택기의 출력과 승산하기 위한 제2 승산기; 및

상기 제2 승산기의 출력을 적분하기 위한 적분기

를 포함하는 것을 특징으로 하는 이득 가변형 디지털 필터.
제3항에 있어서,

상기 제1, 제2 및 제3 선택기들과 상기 제1 및 제2 승산기들은 양적으로 2배가 되고 이들 각각은 지연된 데이타의 분할된 절반을 처리하며;

상기 제1 내지 제3 선택기들 각각은 매 (T/n) × 2의 시간격마다 출력을 스위칭하며, 여기서 T는 1 시간 슬롯의 시간이고 n은 필터 차수인

것을 특징으로 하는 이득 가변형 디지털 필터.
제3항에 있어서,

상기 제1, 제2 및 제3 선택기들과 상기 제1 및 제2 승산기들은 양적으로 2배가 되고 각각의 부하는 절반으로 분할되고;

상기 제1 내지 제3 선택기들 각각은 매 (T/n)의 시간격마다 출력을 스위칭하며, 여기서 T는 1 시간 슬롯의 시간이고 n은 필터 차수인

것을 특징으로 하는 이득 가변형 디지털 필터.
제3항에 있어서,

상기 제1, 제2 및 제3 선택기들과 상기 제1 및 제2 승산기들을 양적으로 m배 증가시켜 각각이 n/m 지연된 데이타만을 처리하도록 함으로써, 승산기의 처리 속도를 1/m이 되게 하는 것을 특징으로 하는 이득 가변형 디지털 필터.
제3항에 있어서,

상기 제1, 제2 및 제3 선택기들과 상기 제1 및 제2 승산기들을 양적으로 m배 증가시켜 각각이 n/m 지연된 데이타만을 처리하도록 함으로써 상기 이득 가변형 디지털 필터의 처리 속도를 향상시키는 것을 특징으로 하는 이득 가변형 디지털 필터.