CN110518894B - 高速低复杂度的二阶全通滤波器 - Google Patents

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Abstract

本发明提供一种高速低复杂度的二阶全通滤波器，包括：A1和A2两个加法单元，M1和M2两个乘法单元，以及D1、D2、D3、D4、D5和D6六个延迟单元；本发明提供的二阶全通滤波器，通过倍频和硬件复用，减小硬件开销，缩短关键路径延迟，关键路径长度为一个乘法器的延迟，适用于宽带移动通信中的基带和数字中频滤波处理。

Description

高速低复杂度的二阶全通滤波器
技术领域
本发明涉及数字信号处理技术领域，尤其涉及一种高速低复杂度的二阶全通滤波器。
背景技术
全通滤波器是一种常见的无限冲击响应滤波器(IIR)，常用于进行相位平衡，实现近似线性相位滤波器。与基于有限冲击响应滤波器(FIR)的线性相位滤波器相比，近似线性相位滤波器的阶数大大减小，因此需要更少的硬件资源开销。
现有技术中，全通滤波器通常采用二阶全通滤波器模块级联的形式实现。二阶全通滤波器的硬件实现通常采用双二阶滤波器(Biquad Filter)或波形数字滤波器(WaveDigital Filter)。
但是，双二阶滤波器需要4个乘法器和3-4个加法器，硬件开销很大。关键路径长度为一个乘法器加两个加法器的延迟，硬件延迟较大。波形数字滤波器需要2个乘法器和6个加法器，硬件开销适中。但是关键路径长度为一个乘法器加三个加法器的延迟，硬件延迟很大。
发明内容
本发明实施例提供一种高速低复杂度的二阶全通滤波器，用于解决现有技术中二阶全通滤波器硬件延迟大的技术问题。
为了解决上述技术问题，一方面，本发明实施例提供一种高速低复杂度的二阶全通滤波器，包括：
第一加法单元、第二加法单元、第一乘法单元、第二乘法单元、第一延迟单元、第二延迟单元、第三延迟单元、第四延迟单元、第五延迟单元和第六延迟单元；
所述第一加法单元的第一输入端用于获取待滤波信号，所述第一加法单元的第二输入端与所述第三延迟单元的输出端连接，所述第一加法单元的第三输入端与所述第六延迟单元的输出端连接，所述第一加法单元的输出端分别与所述第一延迟单元的输入端和所述第二延迟单元的输入端连接；
所述第一延迟单元的输出端与所述第二加法单元的第一输入端连接；
所述第二延迟单元的输出端分别与所述第一乘法单元的输入端和所述第二乘法单元的输入端连接；
所述第一乘法单元的输出端与所述第三延迟单元的输入端连接；
所述第二乘法单元的输出端与所述第四延迟单元的输入端连接；
所述第三延迟单元的输出端还与所述第五延迟单元的输入端连接；
所述第四延迟单元的输出端分别与所述第二加法单元的第二输入端和所述第六延迟单元的输入端连接；
所述第五延迟单元的输出端与所述第二加法单元的第三输入端连接；
所述第二加法单元的输出端用于输出滤波后的信号。
进一步地，所述第一延迟单元、所述第二延迟单元、所述第三延迟单元、所述第四延迟单元、所述第五延迟单元和所述第六延迟单元的延迟时间满足如下条件：
m13+n2+m4+n4+n6＝2(m12+n2+m3+n3)
n2+m3+n3+n5+m23＝m12+n2+m3+n3+n2+m4+n4+m22
n1+m21＝2(m12+n2+m3+n3)+n2+m4+n4+m22
其中，n1表示第一延迟单元的延迟时钟周期数，n2表示第二延迟单元的延迟时钟周期数，n3表示第三延迟单元的延迟时钟周期数，n4表示第四延迟单元的延迟时钟周期数，n5表示第五延迟单元的延迟时钟周期数，n6表示第六延迟单元的延迟时钟周期数，m11表示从第一加法单元的第一输入端到第一加法单元的输出的延迟时钟周期数，m12表示从第一加法单元的第二输入端到第一加法单元的输出的延迟时钟周期数，m13表示从第一加法单元的第三输入端到第一加法单元的输出的延迟时钟周期数，m21表示从第二加法单元的第一输入端到第二加法单元的输出的延迟时钟周期数，m22表示从第二加法单元的第二输入端到第二加法单元的输出的延迟时钟周期数，m23表示从第二加法单元的第三输入端到第二加法单元的输出的延迟时钟周期数，m3表示从第一乘法单元的输入到第一乘法单元的输出的延迟时钟周期数，m4表示从第二乘法单元的输入到第二乘法单元的输出的延迟时钟周期数。
进一步地，所述第一加法单元用于将第一输入端输入与第二输入端输入和第三输入端输入相加，或者将第一输入端输入减去第二输入端输入和第三输入端输入之和。
进一步地，所述第二加法单元用于将第一输入端输入与第二输入端输入和第三输入端输入相加，或者将第一输入端输入减去第二输入端输入和第三输入端输入之和。
进一步地，所述第一乘法单元用于将所述第二延迟单元的输出乘以第一预设系数。
进一步地，所述第二乘法单元用于将所述第二延迟单元的输出乘以第二预设系数。
进一步地，所述延迟时钟周期数n1、n2、n3、n4、n5、n6，均为大于等于1的整数。
进一步地，所述延迟时钟周期数m11、m12、m13、m21、m22、m23、m3、m4，均为大于等于0的整数。
进一步地，所述第一预设系数可以是常数，或者模块外部的输入。
进一步地，所述第二预设系数可以是常数，或者模块外部的输入。
本发明实施例提供的高速低复杂度的二阶全通滤波器，减小硬件开销，缩短关键路径延迟。关键路径长度为一个乘法器的延迟，适用于宽带移动通信中的基带和数字中频滤波处理。
附图说明
图1为本发明实施例提供的高速低复杂度的二阶全通滤波器示意图；
图2为本发明另一实施例提供的高速低复杂度的二阶全通滤波器示意图；
图3为本发明再一实施例提供的高速低复杂度的二阶全通滤波器示意图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的高速低复杂度的二阶全通滤波器示意图，如图1所示，该二阶全通滤波器包括：
第一加法单元101，第二加法单元102，第一乘法单元103，第二乘法单元104，第一延迟单元105，第二延迟单元106，第三延迟单元107，第四延迟单元108，第五延迟单元109，第六延迟单元110。
第一加法单元101的第一输入端用于获取待滤波信号，第一加法单元101的第二输入端与第三延迟单元110的输出端连接，第一加法单元101的第三输入端与第六延迟单元107的输出端连接，第一加法单元101的输出端分别与第一延迟单元105的输入端和第二延迟单元106的输入端连接；第一延迟单元105的输出端与第二加法单元102的第一输入端连接；第二延迟单元106的输出端分别与第一乘法单元103的输入端和第二乘法单元104的输入端连接；第一乘法单元103的输出端与第三延迟单元107的输入端连接；第二乘法单元104的输出端与第四延迟单元108的输入端连接；第三延迟单元107的输出端还与第五延迟单元109的输入端连接；第四延迟单元108的输出端分别与第二加法单元102的第二输入端和第六延迟单元110的输入端连接；第五延迟单元109的输出端与第二加法单元102的第三输入端连接；第二加法单元102的输出端用于输出滤波后的信号。
第一加法单元101用于将二阶全通滤波器输入与第三延迟单元107输出和第六延迟单元110输出相加，或者将二阶全通滤波器输入减去第三延迟单元107输出和第六延迟单元110输出，并输出给第一延迟单元105和第二延迟单元106；第二加法单元102用于将第一延迟单元105输出、第四延迟单元108输出和第五延迟单元109输出相加，或者将第一延迟单元105输出减去第四延迟单元108输出和第五延迟单元109输出，并输出为二阶全通滤波器的输出；第一乘法单元103用于将第二延迟单元106输出乘以滤波器系数a1，并输出给第三延迟单元107；第二乘法单元104用于将第二延迟单元106输出乘以滤波器系数a2，并输出给第四延迟单元108；第一延迟单元105用于将第一加法单元101的输出延迟n1个时钟周期后，输出给第二加法单元102；第二延迟单元106用于将第一加法单元101的输出延迟n2个时钟周期后，同时输出给第一乘法单元103和第二乘法单元104；第三延迟单元107用于将第一乘法单元103的输出延迟n3个时钟周期后，同时输出给第一加法单元101和第五延迟单元109；第四延迟单元108用于将第二乘法单元104的输出延迟n4个时钟周期后，同时输出给第二加法单元102和第六延迟单元110；第五延迟单元109用于将第三延迟单元107的输出延迟n5个时钟周期后，输出给第二加法单元102；第六延迟单元110用于将第四延迟单元108的输出延迟n6个时钟周期后，输出给第一加法单元101。
本发明实施例提供的高速低复杂度的二阶全通滤波器，减小硬件开销，缩短关键路径延迟。关键路径长度为一个乘法器的延迟，适用于宽带移动通信中的基带和数字中频滤波处理。
基于上述任一实施例，进一步地，所述第一延迟单元、所述第二延迟单元、所述第三延迟单元、所述第四延迟单元、所述第五延迟单元和所述第六延迟单元的延迟时间满足如下条件：
m13+n2+m4+n4+n6＝2(m12+n2+m3+n3)
n2+m3+n3+n5+m23＝m12+n2+m3+n3+n2+m4+n4+m22
n1+m21＝2(m12+n2+m3+n3)+n2+m4+n4+m22
其中，n1表示第一延迟单元的延迟时钟周期数，n2表示第二延迟单元的延迟时钟周期数，n3表示第三延迟单元的延迟时钟周期数，n4表示第四延迟单元的延迟时钟周期数，n5表示第五延迟单元的延迟时钟周期数，n6表示第六延迟单元的延迟时钟周期数，m11表示从第一加法单元的输入到第一加法单元的输出的延迟时钟周期数，m12表示从第三延迟单元输出到第一加法单元的输出的延迟时钟周期数，m13表示从第六延迟单元输出到第一加法单元的输出的延迟时钟周期数，m21表示从第一延迟单元输出到第二加法单元的输出的延迟时钟周期数，m22表示从第四延迟单元输出到第二加法单元的输出的延迟时钟周期数，m23表示从第五延迟单元输出到第二加法单元的输出的延迟时钟周期数，m3表示从第二延迟单元输出到第一乘法单元的输出的延迟时钟周期数，m4表示从第二延迟单元输出到第二乘法单元的输出的延迟时钟周期数。
具体来说，以上第一至第六延迟单元的延迟时钟周期数n1至n6，均为大于等于1的整数。
第一加法单元101中，从二阶全通滤波器输入到第一加法单元101输出的延迟为m11个时钟周期；从第三延迟单元107输出到第一加法单元101的输出的延迟为m12个时钟周期；从第六延迟单元110输出到第一加法单元101的输出的延迟为m13个时钟周期。
第二加法单元102中，从第一延迟单元105输出到第二加法单元102输出的延迟为m21个时钟周期；从第四延迟单元108输出到第二加法单元102输出的延迟为m22个时钟周期；从第五延迟单元109输出到第二加法单元102输出的延迟为m23个时钟周期。
第一乘法单元103中，从第二延迟单元106输出到第一乘法单元103输出的延迟为m3个时钟周期。
第二乘法单元104中，从第二延迟单元106输出到第二乘法单元104输出的延迟为m4个时钟周期。
延迟时钟周期数m11，m12，m13，m21，m22，m23，m3，m4均为大于等于0的整数。
假设T1＝m12+n2+m3+n3，则有m13+n2+m4+n4+n6＝2×T1。
假设T2＝n2+m4+n4+m22，则有n2+m3+n3+n5+m23＝T1+T2，n1+m21＝2×T1+T2。
本发明实施例提供的高速低复杂度的二阶全通滤波器，减小硬件开销，缩短关键路径延迟。关键路径长度为一个乘法器的延迟，适用于宽带移动通信中的基带和数字中频滤波处理。
基于上述任一实施例，进一步地，所述第一乘法单元用于将所述第二延迟单元的输出乘以第一预设系数，所述第二乘法单元用于将所述第二延迟单元的输出乘以第二预设系数。第一预设系数和第二预设系数，可以是常数，或者模块外部的输入。
具体来说，在图1中，第一乘法单元103用于将第二延迟单元106输出乘以滤波器系数a1，并输出给第三延迟单元107；第二乘法单元104用于将第二延迟单元106输出乘以滤波器系数a2，并输出给第四延迟单元108。
本发明实施例提供的高速低复杂度的二阶全通滤波器，减小硬件开销，缩短关键路径延迟。关键路径长度为一个乘法器的延迟，适用于宽带移动通信中的基带和数字中频滤波处理。
具体来说，图2为本发明另一实施例提供的高速低复杂度的二阶全通滤波器示意图，如图2所示，本实施例中的二阶全通滤波器支持两路数据流进行硬件复用，关键路径延迟为一个乘法器或一个三输入加法器延迟。
第一加法单元101用于将二阶全通滤波器输入减去第三延迟单元107输出和第六延迟单元110输出，并输出给第一延迟单元105和第二延迟单元106。延迟时钟周期数m11,m12,m13均为0；
第二加法单元102用于将第一延迟单元105输出、第四延迟单元108输出和第五延迟单元109输出相加，并输出为二阶全通滤波器的输出。延迟时钟周期数m21,m22,m23均为0；
第一乘法单元103用于将第二延迟单元106输出乘以滤波器系数a1，并输出给第三延迟单元107。延迟时钟周期数m3为0；
第二乘法单元104用于将第二延迟单元106输出乘以滤波器系数a2，并输出给第四延迟单元108。延迟时钟周期数m4为0；
第一延迟单元105用于将第一加法单元101的输出延迟n1＝6个时钟周期后，输出给第二加法单元102；
第二延迟单元106用于将第一加法单元101的输出延迟n2＝1个时钟周期后，同时输出给第一乘法单元103和第二乘法单元104；
第三延迟单元107用于将第一乘法单元103的输出延迟n3＝1个时钟周期后，同时输出给第一加法器101和第五延迟单元109；
第四延迟单元108用于将第二乘法单元104的输出延迟n4＝1个时钟周期后，同时输出给第二加法单元102和第六延迟单元110；
第五延迟单元109用于将第三延迟单元107的输出延迟n5＝2个时钟周期后，输出给第二加法单元102；
第六延迟单元110用于将第四延迟单元108的输出延迟n6＝2个时钟周期后，输出给第一加法单元101。
令T1＝m12+n2+m3+n3，则有T1＝2，m13+n2+m4+n4+n6＝2×T1＝4。
令T2＝n2+m4+n4+m22，则有T2＝2，n2+m3+n3+n5+m23＝T1+T2＝4，n1+m21＝2×T1+T2＝6。
本实施例中的二阶全通滤波器的关键路径延迟为一个乘法器或一个三输入加法器延迟。考虑到有些情况下三输入加法器的延迟较大，可以在第一加法器和第二加法器中插入流水线硬件。
图3为本发明再一实施例提供的高速低复杂度的二阶全通滤波器示意图，如图3所示，第一加法单元101用于将二阶全通滤波器输入减去第三延迟单元107输出和第六延迟单元110输出，并输出给第一延迟单元105和第二延迟单元106。延迟时钟周期数m11和m13均为1，m12为0；
第二加法单元102用于将第一延迟单元105输出、第四延迟单元108输出和第五延迟单元109输出相加，并输出为二阶全通滤波器的输出。延迟时钟周期数m21和m22均为1，m23为0；
第一乘法单元103用于将第二延迟单元106输出乘以滤波器系数a1，并输出给第三延迟单元107。延迟时钟周期数m3为0；
第二乘法单元104用于将第二延迟单元106输出乘以滤波器系数a2，并输出给第四延迟单元108。延迟时钟周期数m4为0；
第一延迟单元105用于将第一加法单元101的输出延迟n1＝6个时钟周期后，输出给第二加法单元102；
第二延迟单元106用于将第一加法单元101的输出延迟n2＝1个时钟周期后，同时输出给第一乘法单元103和第二乘法单元104；
第三延迟单元107用于将第一乘法单元103的输出延迟n3＝1个时钟周期后，同时输出给第一加法器101和第五延迟单元109；
第四延迟单元108用于将第二乘法单元104的输出延迟n4＝1个时钟周期后，同时输出给第二加法单元102和第六延迟单元110；
第五延迟单元109用于将第三延迟单元107的输出延迟n5＝3个时钟周期后，输出给第二加法单元102；
第六延迟单元110用于将第四延迟单元108的输出延迟n6＝1个时钟周期后，输出给第一加法单元101。
令T1＝m12+n2+m3+n3，则有T1＝2，m13+n2+m4+n4+n6＝2×T1＝4。
令T2＝n2+m4+n4+m22＝3，则有T2＝3，n2+m3+n3+n5+m23＝T1+T2＝5，n1+m21＝2×T1+T2＝7。
本发明实施例提供的高速低复杂度的二阶全通滤波器，减小硬件开销，缩短关键路径延迟。关键路径长度为一个乘法器的延迟，适用于宽带移动通信中的基带和数字中频滤波处理。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种高速低复杂度的二阶全通滤波器，其特征在于，包括：
第一加法单元、第二加法单元、第一乘法单元、第二乘法单元、第一延迟单元、第二延迟单元、第三延迟单元、第四延迟单元、第五延迟单元和第六延迟单元；
所述第一加法单元的第一输入端用于获取待滤波信号，所述第一加法单元的第二输入端与所述第三延迟单元的输出端连接，所述第一加法单元的第三输入端与所述第六延迟单元的输出端连接，所述第一加法单元的输出端分别与所述第一延迟单元的输入端和所述第二延迟单元的输入端连接；
所述第一延迟单元的输出端与所述第二加法单元的第一输入端连接；
所述第二延迟单元的输出端分别与所述第一乘法单元的输入端和所述第二乘法单元的输入端连接；
所述第一乘法单元的输出端与所述第三延迟单元的输入端连接；
所述第二乘法单元的输出端与所述第四延迟单元的输入端连接；
所述第三延迟单元的输出端还与所述第五延迟单元的输入端连接；
所述第四延迟单元的输出端分别与所述第二加法单元的第二输入端和所述第六延迟单元的输入端连接；
所述第五延迟单元的输出端与所述第二加法单元的第三输入端连接；
所述第二加法单元的输出端用于输出滤波后的信号。
2.根据权利要求1所述的高速低复杂度的二阶全通滤波器，其特征在于，所述第一延迟单元、所述第二延迟单元、所述第三延迟单元、所述第四延迟单元、所述第五延迟单元和所述第六延迟单元的延迟时间满足如下条件：
m13+n2+m4+n4+n6＝2(m12+n2+m3+n3)
n2+m3+n3+n5+m23＝m12+n2+m3+n3+n2+m4+n4+m22
n1+m21＝2(m12+n2+m3+n3)+n2+m4+n4+m22
其中，n1表示第一延迟单元的延迟时钟周期数，n2表示第二延迟单元的延迟时钟周期数，n3表示第三延迟单元的延迟时钟周期数，n4表示第四延迟单元的延迟时钟周期数，n5表示第五延迟单元的延迟时钟周期数，n6表示第六延迟单元的延迟时钟周期数，m11表示从第一加法单元的第一输入端到第一加法单元的输出的延迟时钟周期数，m12表示从第一加法单元的第二输入端到第一加法单元的输出的延迟时钟周期数，m13表示从第一加法单元的第三输入端到第一加法单元的输出的延迟时钟周期数，m21表示从第二加法单元的第一输入端到第二加法单元的输出的延迟时钟周期数，m22表示从第二加法单元的第二输入端到第二加法单元的输出的延迟时钟周期数，m23表示从第二加法单元的第三输入端到第二加法单元的输出的延迟时钟周期数，m3表示从第一乘法单元的输入到第一乘法单元的输出的延迟时钟周期数，m4表示从第二乘法单元的输入到第二乘法单元的输出的延迟时钟周期数。
3.根据权利要求1所述的高速低复杂度的二阶全通滤波器，其特征在于，所述第一加法单元用于将第一输入端输入与第二输入端输入和第三输入端输入相加，或者将第一输入端输入减去第二输入端输入和第三输入端输入之和。
4.根据权利要求1所述的高速低复杂度的二阶全通滤波器，其特征在于，所述第二加法单元用于将第一输入端输入与第二输入端输入和第三输入端输入相加，或者将第一输入端输入减去第二输入端输入和第三输入端输入之和。
5.根据权利要求1所述的高速低复杂度的二阶全通滤波器，其特征在于，所述第一乘法单元用于将所述第二延迟单元的输出乘以第一预设系数。
6.根据权利要求1所述的高速低复杂度的二阶全通滤波器，其特征在于，所述第二乘法单元用于将所述第二延迟单元的输出乘以第二预设系数。
7.根据权利要求2所述的高速低复杂度的二阶全通滤波器，其特征在于，所述延迟时钟周期数n1、n2、n3、n4、n5、n6，均为大于等于1的整数。
8.根据权利要求2所述的高速低复杂度的二阶全通滤波器，其特征在于，所述延迟时钟周期数m11、m12、m13、m21、m22、m23、m3、m4，均为大于等于0的整数。
9.根据权利要求5所述的高速低复杂度的二阶全通滤波器，其特征在于，所述第一预设系数可以是常数，或者模块外部的输入。
10.根据权利要求6所述的高速低复杂度的二阶全通滤波器，其特征在于，所述第二预设系数可以是常数，或者模块外部的输入。
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