JPH0126204B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、標本化周波数の逓倍化を行うため、
ナイキスト間隔で出力されるサンプルデータ系列
のナイキスト間隔中間点に演算データ系列を加え
る非巡回型デジタルフイルタ回路に関する。 非巡回型デジタルフイルタの伝達関数は、次式
で表わされる。 Ｈ（Ｚ）＝ｈ（０）＋ｈ(1)＋…… ＋ｈ（Ｎ−１）Z^-(N-1) ……(1) 但し、ｈ（Ｎ−１）はタツプの重み定数であり、
Ｚ＝e^j〓^T、ω＝2π、Ｔ＝１／s（sはサンプリン
グ周波数）である。また(1)式に於いて、フイルタ
のインパルス応答が ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） ……(2) （ｎ＝０，１，２，……） である式を満足させるように乗算器の乗算係数を
中心対称に選ぶことによつて、非巡回型デジタル
フイルタに線形位相特性を持たせることが可能で
ある。また非巡回型デジタルフイルタは常に安定
性が保証され、有限語長のプロセツサで実現した
場合に於いて誤差が小さく、リミツトサイクルの
発生する心配がない等の特徴を有している。 第１図は上記の線形位相特性を有する非巡回型
デジタルフイルタを用いて、例えばデジタルオー
デイオのチヤンネル多重度２のＬ，Ｒチヤンネル
のサンプルデータ系列のフイルタ処理を行なう場
合の従来の回路例を示す。 入力端子１₁，１₂に同時に入力される16ビツト
のデータ語長であるＬ，Ｒチヤンネルの並列サン
プルデータ系列は、マルチプレクサー２₁によつ
て変換され、その出力からサンプリング周期の1/
２の周期でＬ，Ｒの直列サンプルデータ系列とし
て交互に出力される。マルチプレクサー２₁の出
力端子は遅延回路３の遅延素子３₁の入力端子に
接続され、この遅延素子３₁の出力端子は次段の
遅延素子３₂の入力端子に、また遅延素子３₂の出
力端子は遅延素子３₃の入力端子に接続されてい
る。以下同様に遅延素子３₃〜３₃₁が縦続接続さ
れている。 ここで遅延素子３₁〜３₃₁は夫々32ビツトの記
憶容量をもつシフトレジスタ等で構成され、また
遅延回路３の各遅延素子のシフトクロツク周波数
は並列サンプルデータ系列のサンプリング周波数
の２倍とされている。 加算器４₁と遅延素子３₁₅の出力と遅延素子３₁₆
の出力とを加算し、以下同様に各加算器４₂〜４
₁₅は遅延素子３₁₄〜３₁の出力と遅延素子３₁₇〜３
₃₀の出力とを、また加算器４₁₆はマルチプレクサ
ー２₁の出力と遅延素子３₃₁の出力とをそれぞれ
加算する。 乗算器５₁〜５₁₆は加算器４₁〜４₁₆の出力と係
数メモリ回路６の出力端子６₁〜６₁₆から出力さ
れる互いに値が異なるフイルタ係数k₁〜k₁₆とを
乗算する。加算器７₁は乗算器５₁の出力と乗算器
５₂の出力とを加算する。以下同様に乗算器５₃〜
５₁₆の出力が２個毎に加算器７₂〜７₈によつて加
算される。 加算器８₁は加算器７₁の出力と加算器７₂の出
力とを加算する。以下同様に加算器８₂〜８₄は加
算器７₃〜７₈の出力を２個毎加算する。加算器８
_１と８₂の各出力は加算器９₁によつて、また加算
器８₃と８₄の各出力は加算器９₂によつてそれぞ
れ加算され、さらに加算器９₁と９₂の各出力が加
算器１０₁によつて加算される。 以上の回路構成により、加算器１０₁はサンプ
ルデータ系列のナイキスト間隔中間点における演
算データ系列を出力する。この出力は遅延素子３
₃₂の入力端子に入力され、その出力はスイツチ１
１の固定端子１１₃に送出される。また遅延素子
３₁₆の出力は固定端子１１₂に直接送出される。 従つて、サンプルデータが送出される固定端子
１１₂と演算データが送出される固定端子１１₃と
をスイツチ１１の可動端子１１₁で交互に切換え
て、デ・マルチプレクサー２₂にこれらデータを
送出することにより、その出力端子１₃，１₄から
Ｌ，Ｒの並列サンプルデータ系列が出力され、標
本化周波数の逓倍化が実現される。 但し、加算器１０₁からの演算データ系列と遅
延素子３₁₆からのサンプルデータ系列はほぼ同時
に出力されるため、演算データ系列は遅延素子３
₃₂によつて遅延が掛けられ、サンプルデータのナ
イキスト間隔中間点に出力される。 しかし、上述の非巡回型デジタルフイルタ回路
に於いて所望の周波数振幅特性を得るためには、
フイルタの次数〔(1)式のＮ〕が相当に高次でなけ
ればならず、従つて遅延素子、乗算器および加算
器等のフイルタ構成要素が増大するという欠点が
ある。 本発明は、上述の欠点を除去した線形位相非巡
回型デジタルフイルタ回路を提供するもので、以
下その一実施例を図面を参照して詳細に説明す
る。 第２図は第１図と同様な機能を有する線形位相
非巡回型デジタルフイルタ回路を示す。マルチプ
レクサー１２₁はその入力端子１１₁，１１₂にナ
イキスト間隔の3/4の時間内に於いて入力される
並列サンプルデータ系列を直列サンプルデータ系
列に変換し、ナイキスト間隔の1/4の時間内に於
いてスイツチ１７の固定端子１７₂に出力する。
ここで、マルチプレクサー１２₁及びスイツチ１
７は後述するタイミングで夫々変換制御及び切換
え制御され、シフトクロツク８周期毎にその動作
の繰返しを行なう。可動端子１７₁は遅延素子１
３₁の入力端子に、遅延素子１３₁の出力端子は遅
延素子１３₂の入力端子に夫々接続され、以下同
様に遅延素子１３₂〜１３₅が縦続接続されてい
る。遅延素子１３₅の出力端子はスイツチ１７の
他方の固定端子１７₃に接続されている。 可動端子１８₁は遅延素子１３₆の入力端子に、
遅延素子１３₆の出力端子は遅延素子１３₇の入力
端子に夫々接続され、以下同様に遅延素子１３₇
〜１３₉が縦続接続されている。また遅延素子１
３₉の出力端子はスイツチ１８の他方の固定端子
１８₃に接続されている。更に、可動端子１８₁は
後述するタイミングで切換え制御される第２のス
イツチ１８の一方の固定端子１８₂に接続されて
いる。 ここで、シフトレジスタ等で構成される遅延素
子１３₁〜１３₅は第１の遅延回路１３Ａを、また
遅延素子１３₆〜１３₉は第２の遅延回路１３Ｂを
夫々構成すると共に、遅延素子１３₁〜１３₄並び
に１３₆〜１３₈、１３₅及び１３₉の各記憶容量は
第１図の遅延素子の記憶容量に対し夫々４倍、１
倍及び３倍とされている。 加算器１４₁〜１４₄は遅延素子１３₃と可動端
子１８₁、遅延素子１３₂と１３₆、遅延素子１３₁
と１３₇および可動端子１７₁と遅延素子１３₈か
らの出力を夫々加算する。乗算器１５₁〜１５₄は
加算器１４₁〜１４₄の各出力と係数メモリ回路１
０の出力端子１０₁〜１０₄からの各フイルタ係数
J₁〜J₄とを乗算する。 係数J₁〜J₄は第１図の係数メモリ回路６が同時
に出力する16種類の係数k₁〜k₁₆に対応して夫々
４種類の係数値をとり、例えば時刻t₁〜t₈のシフ
トクロツク毎に第１表に示す係数を繰返し出力す
る。即ち、係数J₁はシフトクロツクに同期して係
数k₁₆，k₁₆，k₁₂，k₁₂，……k₄，k₄の如く変化す
る。なお、シフトクロツク８個の合計周期はサン
プルデータのサンプリング周期と一致する。

【表】 乗算器１５₁と１５₂の各出力は加算器１４₅に
より、また乗算器１５₃と１５₄の各出力は加算器
１４₆により夫々加算される。さらに加算器１４₅
と１４₆の各出力は加算器１４₇に加算される。 加算器１４₇の出力は直接加算器１４₈の一方の
入力端子に、また遅延素子１３₁₀を介してその他
方の入力端子に夫々接続されている。加算器１４
_８の出力は直接、加算器１４₉の一方の入力端子
に、また遅延素子１３₁₁を介してその他方の入力
端子に夫々接続され、さらに加算器１４₉の出力
端子は遅延素子１３₁₂の入力端子に接続されてい
る。 ここで、加算器１４₈，１４₉及び遅延素子１３
₁₀，１３₁₁は時分割データを加算結合する加算結
合回路２０を構成し、遅延素子１３₁₀及び１３₁₁
は第１図の遅延素子に比べ１倍及び２倍の記憶容
量を夫々有する。 遅延素子１３₁₂の出力はスイツチ１９の固定端
子１９₃に、またスイツチ１８の可動端子１８₁の
出力はその固定端子１９₂に夫々送出される。 可動端子１９₁から送出される信号は、デ・マ
ルチプレクサー１２₂を介して、その出力端子１
１₃，１１₄からＬ，Ｒの並列サンプルデータ系列
として後述するタイミングで出力される。 第３図は遅延素子１３₁〜１３₉が蓄積している
サンプルデータ系列を表わしたものである。T₁
〜T₈は遅延素子等からの出力タツプを示し、タ
ツプT₁〜T₈から出力されるデータ列を以下の表
２、表３を用いて説明する。

【表】 表２は係数メモリ回路１０からの同一フイルタ
係数が乗算されるサンプルデータを出力するタツ
プを対にして、シフトクロツクによつてタツプ
T₁〜T₈から出力されるサンプルデータを示して
いる。

【表】 表３は遅延回路１３Ａ，１３Ｂの保持データを
シフトさせるシフトクロツクによつて制御される
スイツチ１７，１８のオン、オフ切換えりのタイ
ミングチヤートを示し、スイツチ１７，１８はシ
フトクロツク毎に時刻t₁〜t₈に示すオン、オフ動
作を繰り返し行なう。 シフトクロツクによつて各遅延素子の最終桁が
保持するサンプルデータは次段の遅延素子に送ら
れ、また各遅延素子内部の保持データは桁上げが
行なわれる。さらに遅延素子１３₁の第１桁には
新しいサンプルデータが取込まれる。 以上の構成に於いて、時刻t₁に於いて、スイツ
チ１７の可動端子１７₁が固定端子１７₂に接続さ
れると、遅延素子１３₁の最終桁が保持するサン
プルデータL₃₀は遅延素子１３₂に送られると共
に、遅延素子１３₁内部でサンプルデータの桁上
げが行なわれ、遅延素子１３₁の第１桁には次の
サンプルデータL₃₁が取込まれる。遅延素子１３₂
〜１３₄も同様な桁上げ動作を行なう。これによ
り、時刻t₁に於いて遅延回路１３ＡのタツプT₁〜
T₄からは表２の時刻t₁に示すサンプルデータが乗
算処理されるべく出力される。なお、遅延素子１
３₅の最終桁に保持されていたサンプルデータL₁₄
は消失する。 一方、時刻t₁に於いて、スイツチ１８の可動端
子１８₁は固定端子１８₃に接続されるので、遅延
回路１３Ｂ内でサンプルデータが巡回され、タツ
プT₅〜T₈からは表２の時刻t₁に示すサンプルデ
ータが出力される。 そして、時刻t₂で次のシフトクロツクが入力さ
れるが、スイツチ１７及び１８は時刻t₁と同じ状
態をとるため、遅延素子１３₁の第１桁には次の
サンプルデータR₃₁が取込まれ、タツプT₁〜T₄か
らは表３の時刻t₂に示すサンプルデータが出力さ
れる。 なお、遅延素子１３₅の最終桁に保持されてい
たサンプルデータR₁₄は消失する。一方、遅延回
路１３Ｂでは時刻t₁と同様にその内部でサンプル
データが巡回し、タツプT₅〜T₈からは表２の時
刻t₂に示すサンプルデータが出力される。 次に、時刻t₃でシフトクロツクが入力される
と、スイツチ１７は、表３の時刻t₃に示す如く、
その接続状態が切換えられることにより、遅延回
路１３Ａと１３Ｂでサンプルデータの巡回が行な
われ、タツプT₁〜T₈からは表１の時刻t₃に示す
サンプルデータが出力される。 以下、シフトクロツクの３周期期間はスイツチ
１７及び１８が時刻t₃と同様な接続状態をとるた
め、タツプT₁〜T₈からは表１の時刻t₄〜t₆に夫々
示すサンプルデータが出力される。 時刻t₇で次のシフトクロツクが入力されると、
スイツチ１８はその接続状態が切替えられて、遅
延回路１３Ａではサンプルデータが巡回され、タ
ツプT₁〜T₄からは表１の時刻t₇に示すサンプル
データが出力される。一方、遅延回路１３Ｂの遅
延素子１３₆の第１桁には遅延回路１３Ａの遅延
素子１３₄の最終桁に保持されていたサンプルデ
ータL₁₅が取込まれ、タツプT₅〜T₈からは表２の
時刻t₇に示すサンプルデータが出力される。な
お、遅延素子１３₉の最終桁に保持されていたサ
ンプルデータL₀は消失する。 そして、時刻t₈で次のシフトクロツクが入力さ
れるが、スイツチ１７及び１８は時刻t₇と同じ接
続状態をとるため、遅延回路１３Ａでサンプルデ
ータが巡回され、タツプT₁〜T₄からは表２の時
刻t₈に示すサンプルデータが出力される。一方、
遅延素子１３₆の第１桁には遅延素子１３₄の最終
桁に保持されていたサンプルデータR₁₅が取込ま
れ、タツプT₅〜T₈からは表２の時刻t₂に示すサ
ンプルデータが出力される。なお、遅延素子１３
_９の最終桁に保持されていたサンプルデータR₀は
消失する。 以上のようにタツプT₁〜T₈からは８個のサン
プルデータが１シフトクロツクに対応して出力さ
れ、８シフトクロツクにてサンプルデータL₀〜
L₃₁，R₀〜R₃₁が出力されることになる。 第４図はデジタルフイルタの時間軸における動
作を説明するためのタイムチヤートをしめす。第
４図ａはシフトクロツクのタイムチヤートを示
し、各シフトクロツクの周期は前述の如くサンプ
リング周期の1/8である。時刻t₁に於いてシフト
クロツクが入力されるとマルチプレクサー１２₁
は第４図ｂに示す如く、その出力に直列サンプル
データ系列であるサンプルデータL₃₁を出力し、
時刻t₂におけるシフトクロツクでサンプルデータ
R₃₁を出力する。 各遅延素子に取込まれているサンプルデータは
各シフトクロツクで順次桁上げが行われ、第４図
ｃに示す如く、スイツチ１８の可動端子１８₁か
ら時刻t₇におけるシフトクロツクでサンプルデー
タL₁₅が出力され、また時刻t₈におけるシフトク
ロツクではサンプルデータR₁₅が出力される。 ここで、結合加算回路２０の動作説明をＬチヤ
ンネルのデータL₀〜L₃₁を用いて説明する。第４
図ｄに示す如く、時刻t₁における８個のＬチヤン
ネルデータを乗算処理後に乗算器１５₁〜１５₄か
ら出力される時分割乗算データを加算した加算器
１４₇からの時分割出力データSc₁は遅延素子１３
₁₀に取込まれる。図中の△ｔは乗算処理等の遅延
時間を示す。 時刻t₃に於いて遅延素子１３₁₀に取り込まれて
いた時分割加算データSc₁は遅延素子１３₁₀から
出力されるが、このとき加算器１４₇の時分割加
算データSc₃と加算器１４₈で加算されることによ
つて、遅延素子１３₁₁の前段にその加算結果Sc₁
＋Sc₃が取込まれる。 次に、時刻t₅に於いて、遅延素子１３₁₀に取込
まれていた時分割加算データSc₃は加算器１４₈に
出力されるが、このとき加算器１４₇からの時分
割加算データSc₅と加算器１４₈で加算されること
によつて、遅延素子１３₁₁の前段にその加算デー
タSc₃＋Sc₅が取込まれる。 同様に、時刻t₇に於いて、遅延素子１３₁₀に取
込まれていた時分割加算データSc₅は加算器１４₈
に出力されるが、このとき加算器１４₇からの時
分割加算データSc₇と加算器１４₈で加算されるこ
とによつて、その加算データSc₅＋Sc₇が遅延素子
１３₁₁の前段に取込まれると共に、加算器４₉へ
出力される。一方、時刻t₇に於いて、遅延素子１
３₁₁に取込まれていた加算データSc₁＋Sc₃が加算
器１４₉に出力されるので、第４図ｅに示す如く、
加算器１４₉から、第１図の演算データに相当す
る結合加算データL₁₅′（＝Sc₁＋Sc₃＋Sc₅＋Sc₇）
が遅延素子１３₁₂へ出力される。 Ｒチヤンネルの時分割加算データR₀〜R₃₁は時
刻t₂，t₄，t₆，t₈に於いてＬチヤンネルデータと
同様に処理され、その結合加算データR₁₅′（＝Sc₂
＋Sc₄＋Sc₆＋Sc₈）が遅延素子１３₁₂へ出力され
る。 この結合加算データL₁₅′，R₁₅′は、スイツチ１
８の可動端子１８₁からスイツチ１９の固定端子
１９₂に送出されるサンプルデータL₁₅，R₁₅と次
のサンプルデータL₁₆，R₁₆の中間でスイツチ１９
から出力されるように、夫々遅延素子１３₁₂によ
つてシフトクロツク４周期分から乗算器等の計算
時間を引いた時間の遅延を受け、第４図ｆに示す
如く時刻t₁₁，t₁₂に於いてスイツチ１９の固定端
子１９₃から夫々出力される。 スイツチ１９はデ・マルチプレクサー１２₂に
サンプル及び結合加算データ系列L₁₅，R₁₅，
L₁₅′，R₁₅′，……を順次出力すべく、切換え接続
される。デ・マルチプレクサー１２₂は第４図ｇ，
ｈに示す如く、時刻t₈のシフトクロツクでその出
力にサンプルデータL₃₁，R₃₁を並列出力し、時刻
t₁₂のシフトクロツクで、その出力に結合加算デ
ータL₁₅′，R₁₅′を並列出力する。 以上の本発明によれば、従来の非巡回型デジタ
ルフイルタの次数を高めた場合に於いて、特に欠
点であつた回路構成要素の増大の問題を解決する
ことができ、また同一のフイルタ係数が乗算され
るサンプルデータが一対になつて同時に出力さ
れ、この一対のサンプルデータを先ず加算器で加
算した後、所定のフイルタ係数を乗算する構成と
なつているので、演算処理が効率的に行われ、処
理時間を短縮することができる。 なお、上記の実施例の遅延回路は従来の遅延回
路の出力を４分割出力するものであるが、その他
第５図、第６図及び第７図の回路は第１図の遅延
回路の出力を夫々２分割、８分割及び16分割出力
するもので、各回路の遅延素子に付したＤ〜16D
の各符合はその遅延素子の記憶容量を、第１図の
遅延素子の記憶容量の倍数で示すものである。 また本発明は遅延素子の形態、遅延回路の回路
分割数、遅延回路の時分割出力数、位相特性、チ
ヤンネル多重度、及びオーバーフロー検出用のガ
ードビツト、端数切捨て誤差軽減用のエキストラ
ビツト及び若干のスキマ等の為に各遅延素子の記
憶容量を増大させ、ガードビツト及びエキストラ
ビツト検出用の回路を付加する等に限定されるこ
となく種々の態様を取り得る。

【図面の簡単な説明】

第１図は従来の非巡回型デジタルフイルタの回
路図、第２図は本発明デジタルフイルタの一実施
例の説明に供する回路図、第３図は本発明のデジ
タルフイルタの遅延回路の説明に供する図、第４
図は本発明デジタルフイルタのシフトクロツク動
作説明に供する図、第５図〜第７図は本発明の他
の実施例の回路図を夫々示す。 遅延素子……１３₁〜１３₁₂、乗算器……１５₁
〜１５₄、加算器……１４₁〜１４₉、遅延回路…
…１３Ａ，１３Ｂ、係数メモリ回路……１０、結
合加算回路……２０。

Claims (1)

1. 【特許請求の範囲】 １ Ｋ個のサンプルデータ系列を多重化して得ら
   れるデータ列のKN個のサンプルデータの中間に
   対して前端側のKN／２個のサンプルデータを、
   該サンプルデータ系列毎に最前端のサンプルデー
   タからＭ個ずつ、周期2MT／KNで時分割出力
   する第１のサンプルデータ出力手段と、 （Ｔ：サンプリング周期 Ｎ：フイルタ次数） 前記KN個のサンプルデータの中間に対して後
   端側のKN／２個のサンプルデータを、前記サン
   プルデータ系列毎に最後端のサンプルデータから
   Ｍ個ずつ、周期2MT／KNで時分割出力する第
   ２のサンプルデータ出力手段と、 前記第１のサンプルデータ出力手段と第２のサ
   ンプルデータ出力手段から出力される同一のフイ
   ルタ係数が乗算されるサンプルデータを夫々加算
   するＭ個の加算回路と、 Ｎ／２個の異なるフイルタ係数を、前記加算回
   路によつて加算されるサンプルデータに対応して
   Ｍ個ずつ、周期2MT／Ｎで時分割出力する係数
   メモリ回路と、 前記加算回路から出力される加算サンプルデー
   タと前記係数メモリ回路から出力されるフイルタ
   係数を夫々乗算するＭ個の乗算回路と、 前記各乗算回路から出力されるデータの加算デ
   ータに、先行して出力された同一のサンプルデー
   タ系列における（Ｎ／2M）−１個のデータを加算
   する結合加算回路とからなる非巡回型デジタルフ
   イルタ回路。