JPH0681009B2

JPH0681009B2 - デジタルフイルタ装置

Info

Publication number: JPH0681009B2
Application number: JP61007886A
Authority: JP
Inventors: 滋松井; 健大西
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-01-20
Filing date: 1986-01-20
Publication date: 1994-10-12
Anticipated expiration: 2009-10-12
Also published as: JPS62166609A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はデジタルフィルタ装置に関するものであり、
例えばデジタルオーディオシステムにおいて、デジタル
信号をアナログ信号に変換するのに先立って、入力信号
中に含まれている高調波成分を除去するようにされたデ
ジタルフィルタ装置に関するものである。

［従来の技術］第４図は、例えば特開昭59−174018号公報に示されてい
るような従来のデジタルフィルタ装置を概略的に示すも
ので、この装置は時系列的に入力される複数のサンプル
データの中間に、これらのサンプルデータから多項式補
間の原理を用いて作成された補間データを挿入するよう
にしたものである。なお、この第４図は多項式の次数が
５次の場合である。

図において、（１）はサンプルデータが入力される入力
端子、（２）〜（10）は入力端子（１）に直列に接続さ
れたシフトレージスタ（SR）、（11）〜（15）はそれぞ
れシフトレジスタ（２）への入力とシフトレジスタ（1
0）の出力、シフトレジスタ（３）への入力とシフトレ
ジスタ（９）の出力、シフトレジスタ（４）への入力と
シフトレジスタ（８）の出力、シフトレジスタ（５）へ
の入力とシフトレジスタ（７）の出力、シフトレジスタ
（６）への入力とシフトレジスタ（６）の出力を加算す
る全加算器、（16）〜（20）はそれぞれ全加算器（11）
〜（15）の出力に所定の係数を付加して出力する係数付
け用シフトレジスタ、（21）、（22）はそれぞれシフト
レジスタ（16）の出力とシフトレジスタ（17）の出力、
シフトレジスタ（18），（19）の出力とシフトレジスタ
（20）の出力とを加算する全加算器、（23）は全加算器
（22）の出力とシフトレジスタ（20）の出力を加算する
全加算器、（24）は全加算器（21）の出力と全加算器
（23）の出力を加算する全加算器、（25）はシフトレジ
スタ（６）の出力側に接続されたタイミング合わせ用シ
フトレジスタ、（25）は全加算器（24）の出力とシフト
レジスタ（25）の出力を選択的に出力する出力回路、
（26）は出力回路（26）に接続された出力端子である。

次に、第４図の動作を説明する。

一般に所定のサンプル周期で入力されるデータのサンプ
ル列において、１つのサンプルｄ（ｎ）とその次のサン
プルｄ(ｎ＋１)の中間時点に、その前後のサンプルの組
に基づいて補間を行うとき、その補間値ｄは次の多項式
で表される。

ｄ＝k₁｛ｄ（ｎ＋１）ｄ（ｎ）｝−k₂｛ｄ（ｎ＋２）＋ｄ（ｎ−１）｝＋k₃｛ｄ（ｎ＋３）＋ｄ（ｎ−２）｝＋・・・＋（−１）l^-1k₁｛ｄ（ｎ＋ｌ＋ｄ（ｎ−ｌ＋
１）｝＋・・・（１）この式（１）において、k₁〜k₁は所定の係数を表す。

通常多項式の次数はフイルタとしての最適な特性を得る
には無限大であることが理想的であるが、実際には５次
以上あればフイルタとしての効果が出せることが確認さ
れている。また、係数k₁,k₂,k₃・・・の値は、フイルタ
特性を最適化するように計算で定めることができるが、
次式のようにすることにより、ハードウエアの構成を簡
略化することができる。

k₁＝R₁/2m,k₂＝R/2m,k₃＝R₃/2m,・・・（２）この式（２）において、ｍは正の整数、R₁,R₂,R₃,・・
・は正の整数）である。ｍの値は大きいほどフイルタ特
性を詳細に決定できるが、現実にはｍ＝８（すなわち2m
＝256）程度の分解能で足り得る。

そこで、ここでは、多項式の次式を５次とし、ｍ＝８と
して、係数k₁〜k₅をk₁＝156/256,k₂＝40/256,k₃＝16/25
6,k₄＝7/256,k₅＝3/256に設定し、これを上記式（１）
に代入して５次までの演算を行う場合について説明す
る。

入力端子（１）よりシリアルデータがシフトレジスタ
（２）と全加算器11に入力されるが、このシリアルデー
タはここでは16ビットのデータと、その前に1/2mの係数
付け用として付けられた８ビットの拡張ビットの合計24
ビットで構成されている。この24ビットのデータは最下
位ビットから順次入力され、シフトレジスタ（２），シ
フトレジスタ（３）・・・と順次シフトレジスタ（10）
へ転送される。

シフトレジスタ２〜10は入力データを遅延して各時点に
おけるサンプルを得るためのもので、シフトレジスタ
（６）に保持されるデータが現データｄ（ｎ）であり、
それより後のシフトレジスタ（７）〜（10）にそれぞれ
保持されるデータがｄ（ｎ−１）〜ｄ（ｎ−４）であ
り、それより前のシフトレジスタ（５）〜（２）にそれ
ぞれ保持されるデータがｄ（ｎ＋１）〜ｄ（ｎ＋４）で
あり、そして、入力端子（１）から入力されるデータは
ｄ（ｎ＋５）である。

シフトレジスタ（２）〜（10）に保持されたデータは、
所定のクロックに従って下位ビットから順次送出され
る。このデータは上述のごとくデータビットの前に８ビ
ットの拡張ビット付加されているので、ここでは既に各
係数k₁〜k₅の分母に相当する1/256の係数付けがなされ
ている。

入力端子（１）から入力されたデータｄ（ｎ＋５）とシ
フトレジスタ（10）から出力されたｄ（ｎ−４）は全加
算器（11）で加算され、これよりｄ（ｎ＋５）＋ｄ（ｎ
−４）なるデータが出力される。同様に、全加算器（1
2）ではシフトレジスタ（２）と（９）の出力を加算し
てｄ（ｎ＋４）＋ｄ（ｎ−３）なるデータを出力し、全
加算器（13）ではシフトレジスタ（３）と（８）の出力
を加算してｄ（ｎ＋３）＋ｄ（ｎ−２）なるデータを出
力し、全加算器（14）′ではシフトレジスタ（４）と
（７）の出力を加算してｄ（ｎ＋２）＋ｄ（ｎ−１）な
るデータを出力し、全加算器（15）ではシフトレジスタ
（５）と（６）の出力を加算してｄ（ｎ＋１）＋ｄ
（ｎ）なるデータを出力する。

これらの出力データはそれぞれシフトレジスタ（16）〜
（20）へ入力される。シフトレジスタ（16）〜（20）は
各係数k₁〜k₅の分子に相当する係数の係数付けを行うも
ので、シフトレジスタ（16）の第１段（係数１）の反転
出力および第３段（係数４）の出力の加算出力（3/25
6）｛ｄ（ｎ＋５）＋ｄ（ｎ−４）｝と、シフトレジス
タ（17）の第１段（係数１）の出力および第４段（係数
８）の反転出力の加算出力（−7/256）｛ｄ（ｎ＋４）
＋ｄ（ｎ−３）｝とが全加算器（21）に供給されて加算
される。

同様に、シフトレジスタ（18）の第５段（係数16）およ
びシフトレジスタ（19）の第４段（係数８）の反転出力
の加算出力（16/256）｛ｄ（ｎ＋３）＋ｄ（ｎ−２）｝
−（8/256）｛ｄ（ｎ＋２）＋ｄ（ｎ−１）｝と、シフ
トレジスタ（19）の第６段（係数32）の反転出力および
シフトレジスタ（20）の第６段（係数32）の出力の加算
出力（32/256）｛ｄ（ｎ＋１）＋ｄ（ｎ）｝−（32/25
6）｛ｄ（ｎ＋２）＋ｄ（ｎ−１）｝とが全加算器（2
2）に供給されて加算される。

全加算器23は全加算器（22）の出力と、シフトレジスタ
（20）の第３段（係数４）の反転出力および第８段（係
数128）の出力の加算出力とを加算して出力し、全加算
器（24）は全加算器（21）の出力と全加算器（23）の出
力とを加算して出力する。この結果全加算器（24）から
は上記式（１）（但し、第５次までの）に基づいた補間
データｄが出力される。

この補間データｄは出力回路（26）に供給される。ま
た、この出力回路（25）にはシフトレジスタ（６）の出
力すなわち現データｄ（ｎ）がタイミング合わせ用シフ
トレジスタ（25）を介して供給され、これらデータが交
互に読み出され、この結果出力端子（27）には各入力デ
ータの中間時点に補間データが追加されたデータが出力
される。

〔発明が解決しようとする問題点〕

ところで、第４図のような従来のデジタルフィルタ装置
は単一のチャンネルのサンプルデータの処理を前提とし
ているので、交互に入力される例えばＬチャンネルとＲ
チャンネルのような２チャンネルのサンプルデータに対
して補間データを形成する場合には、ＬチャンネルとＲ
チャンネルの補間データを形成する場合には、Ｌチャン
ネルとＲチャンネルの補間データが混在して形成され、
少なくとも２チャンネルの信号伝送系には適用できない
という問題点があった。

また、第４図のような従来のデジタルフィルタ装置でＬ
チャンネルとＲチャンネルような２チャンネルのサンプ
ルデータに対して補間データを形成しようとすると、入
力端子（１）とシフトレジスタ（２）の間、シフトレジ
スタ（２）と（３）の間、以下同様にして各シフトレジ
スタ間に新たなシフトレジスタを設け、これらのシフト
レジスタの出力を第４図と同様に全加算器で加算して処
理する必要があり、実質的に第４図のような回路構成を
２チャンネル分設ける必要があるので、回路構成が複雑
になり、高価で小型化が困難であるという問題点があっ
た。

さらに、上述のごとく第４図のような従来のデジタルフ
ィルタ装置で２チャンネルのサンプルデータを処理する
場合には、両方のチャンネルを選択して切り換える切り
換え手段が必要であるが、たとえ一方のチャンネルに切
り換ったとしても、他方のチャンネルのサンプルデータ
はゼロであるので一方のチャンネルに補間データとして
加えられるデータがなくなってしまい空白時間が生じる
という問題点があった。

この発明はこのような問題点を解決するためになされた
ものであって、ＬチャンネルおよびＲチャンネルの２チ
ャンネルのデータを実質的に１つの演算回路系で処理で
きる構成が簡単で小型化が低廉化か可能で、しかも動作
中に空白時間を生じることなく効率良く入力信号中に含
まれる高調波成分を除去できるデジタルフィルタ装置を
得ることを目的とする。

［問題点を解決するための手段］この発明に係るデジタルフィルタ装置は、直列に複数段
配列され、第１および第２のチャンネルのデータが交互
に入力される遅延器であって、初段と最終段が対をな
し、初段の次と最終団の前が対をなし、以下同様にして
対をなす遅延器と、各遅延器対の一方の入力と他方の出
力を加算する全加算器と、偶数番目の全加算器の出力に
それぞれ異なる補正係数が掛けられて入力され、第１お
よび第２のチャンネルのデータに対する補正データを順
次形成する第１の全加算器と、奇数番目の全加算の出力
にそれぞれ異なる補間係数が掛けられて入力され、第１
および第２のチャンネルのデータに対する補間データを
順次形成する第２の全加算器と、第１の全加算器の出力
を受け入れて所定の順序で出力させる第１の出力回路
と、第２の全加算器の出力を受け入れて所定の順序で出
力させる第２の出力回路と、第１の出力回路および第２
の出力回路からの出力を受け入れて交番的に出力させる
第３の出力回路とを備えたものである。

［作用］この発明によれば、偶数番目の全加算器の出力にそれぞ
れ異なる補正係数が掛け、入力される第１および第２の
チャンネルのデータに対する補正データを順次形成し、
一方奇数番目の全加算器の出力にそれぞれ異なる補間係
数が掛け、第１および第２のチャネルデータに対する補
間データを順次形成し、これらを所定の順序で出力させ
て演算処理を行い、時分割的に取り出すので、交互に入
力される２チャンネルのデータを空白時間を生じること
なく実質的に１つの演算回路系で処理できる。

［実施例］第１図は、この発明の一実施例であるデジタルフィルタ
装置の概略構成を示すブロック図であり、ここでは、一
例としてデジタルフィルタの次数が26次の場合に付いて
説明する。

図において、（31）は２チャンネル例えば第１のチャン
ネルとしてのＬチャンネルと第２のチャンネルとしての
Ｒチャンネルのデータが入力される入力端子、（32）は
出力端子、（40）ないし（49）は遅延器であって互いに
直列に接続された26個のものである。（50）ないし（5
4）は全加算器であって、全加算器（50）の入力側には
入力端子（31）の入力側と最終段の遅延器（49）の出力
側とが接続され、全加算器（51）の入力側には初段の遅
延器（41）の入力側と最終段の前の遅延器（48）の出力
側とが接続され、以下、同様の関係をもって全加算器
（52）〜（54）は所定の関係を有した２個一対のの遅延
器の入出力値を受け入れて加算している。（61）および
（62）は夫々＃1,＃２全加算器であって、対応する１個
飛びの全加算器の出力をこれに対応して設けられた乗算
器（55）〜（60）を介して入力させている。換言すれ
ば、偶数番目の全加算器の出力は＃１全加算器（61）に
供給され、奇数番目の全加算器の出力は＃２全加算器
（62）に供給される（例えば、第１図では全加算器（5
0），（52），・・・，（54）の出力は＃２全加算器（6
2）に入力させており、全加算器（51），・・・，（5
3）の出力は＃１全加算器（61）に入力させている。）また、＃１全加算器（61）および＃２全加算器（62）の
出力端は、夫々、＃１出力回路（63）および＃２出力回
路（64）に接続され、これら出力回路（63），（64）は
＃３出力回路（65）に対して共通に接続されている。

次に、上記のように構成された本実施例のデジタルフィ
ルタ装置の動作について説明する。

いま、ＬチャンネルおよびＲチャンネルの双方からのデ
ータが１サンプル毎に交互に入力端子（31）より入力さ
れているので、ＲチャンネルおよびＬチャンネルのサン
プルデータd_R（ｎ）,d_L（ｎ）の値は、次式のように表
せる。

d_R（ｎ）;n＝奇数ｄ（ｎ）＝｛（３） d_L（ｎ）;n＝偶数まず、入力端子（31）にＬチャンネルのサンプルデータ
d_L（ｎ）（ｎ＝偶数）が入力される。このときの各サン
プル間に挿入される補間データは次のようにして求めら
れる。ここで、遅延器（49）は入力端子（31）側からみ
て26番目の遅延器であり、その出力値はｄ（ｎ−26）で
あって、これもＬチャンネル側のデータとなる。よっ
て、全加算器（50）の出力値は、次式のように表せる。

全加算器（50）の出力＝ｄ(ｎ)＋ｄ(n-26) （４）この式（４）で表されている値は、次段の対応する乗算
器（55）によって適当な係数付与がなされて、次式のよ
うになる。

乗算器（55）の出力＝h_IP(0){ｄ(n)＋ｄ(n-26)} （５）同様に、遅延器（41）および（47）の出力値は、夫々、
ｄ(n-2)およびｄ(n-24)となるので、これもＬチャンネ
ル側のデータであり、乗算器（57）の出力値は次式のよ
うになる。

乗算器（57）の出力＝h_IP(2){d(n-2)＋ｄ(n-24)}（６）以下、同様に、Ｌチャンネル側のデータについて演算を
行い、この結果を全て＃２全加算器（62）で加算するこ
とにより、次式のようなＬチャンネルの補間データ（Y
_IP）が得られる。

Y_IP＝Y_IPL（ｎ）＝h_IP(0){d(n)+d(n-26)} h_IP(2){d(n-2)+d(n-24)} ＋h_IP(4){d(n-4)+d(n-22)} ・・・・・・＋h_IP(12){d(n-12)+d(n-14)} （７）ここで、h_IP（ｋ）は、各サンプルデータの中間時点に
挿入する補間データ作成用の補間係数であって、これは
デジタルフィルタのインパルス応答に相当し、次式を満
たしている。

０ｋ＝奇数 h_IP（ｋ）＝｛（８） h_IP（ｋ）＝h_IP（ｍ−ｋ）,k＝偶数一方、遅延器（40）の出力はｄ（ｎ−１）であり、ま
た、遅延器（48）の出力はｄ（ｎ−25）であって、これ
らは、いずれもＲチャンネル側のデータである。このこ
とから、乗算器（56）の出力は次式のようになる。

乗算器（56）の出力＝h_OR(1){d(n-1)+d(n-25)} （９）さらに、遅延器（43）への入力および遅延器（46）から
の出力は、夫々、ｄ（ｎ−11）およびｄ（ｎ−15）とな
り、これもまたＲチャンネル側のデータであることか
ら、乗算器（58）の出力は次式のようになる。

乗算器（58）お出力＝h_OR(11){d(n-11)+d(n-15)}（10）また、遅延器（44）の出力はｄ（ｎ−13）であって、こ
れもまたＲチャンネル側のデータである。以下同様にし
てＲチャネル側のデータについての演算を行い、この結
果の全てを＃１膳加算器（61）で加算することにより、
次式のようなＲチャンネルの補正データ（Y_OR）が得ら
れる。

Y_OR＝Y_ORR(n)＝h_OR(1){d(n-1)+d(n-25)} ＋h_OR(3){d(n-3)+d(n-23)} ・・・・・＋h_OR(11){d(n-11)+d(n-15)} ＋h_OR(13)d(n-13) （11）ここで、h_OR（ｋ）は、各サンプルデータの補正係数で
あって、これはデジタルフィタのインパルス応答に相当
し、次式を満たしている。

次に、ｄ（ｎ＋１）（ｎ＝偶数）の値をとるようなＲチ
ャンネル側のデータが入力端子（31）に入力された場合
について考える。先ず、各サンプル間に挿入する補間デ
ータについては、最終団の遅延器（49）の出力がｄ（ｎ
−25）となることから、これは上述の説明とは異なりＲ
チャンネル側のデータとなる。このため、乗算器（55）
の出力は次式のようになる。

乗算器（55）の出力＝h_IP(0){d(n+1)+d(n-25)} （13）以下、同様にＲチャンネル側のデータについて演算した
結果の全てが＃２全加算器（62）に入力されて所定の演
算がなされることにより、次式のようなＲチャンネルの
補間データ（Y_IR）が得られる。

Y_IP＝Y_IPR（ｎ）＝h_IP(0){d(n+1)+d(n-25)} ＋h_IP(2){d+(n-1)+d(n-23)} ・・・・・＋h_IP(12){d(n-11)+d(n-13)}（14）一方、遅延器（40）および（48）の出力は夫々、ｄ
（ｎ）およびｄ（ｎ−24）であって、いずれも上述の説
明とは異なりＬチャンネル側のデータとなる。したがっ
て、乗算器（56）の出力は次式のようになる。

乗算器（56）の出力＝h_OR(1){d(n)+d(n-24)} （15）以下、同様にして得られたＬチャンネル側のデータにつ
いての演算結果の全てが＃１全加算器（61）に入力され
て所定の演算がなさることにより、次式のようなＬチャ
ンネルの補正データ（Y_OR）が得られる。

Y_OR＝Y_ORL（ｎ）＝h_OR(1){d(n)+d(n-24)} ＋h_OR(3){d(n-2)+d(n-22)}・・・＋h_OR(11){d(n-10)+d(n-14)} ＋h_OR(13)ｄ（ｎ−12）（16）ここで、Y_IPおよびY_ORが整数ｎに依存してとることので
きる値は、上記した式（７），（11），（14）および
（16）に基づき、次のように表すことができる。

すなわち Y_IP(0)＝Y_IPL(0) Y_OR(0)＝Y_ORL(0) Y_IP(1)＝Y_IPR(1) Y_OR(1)＝Y_ORR(1) Y_IP(2)＝Y_IPL(2) ・・・・ Y_OR(2)＝Y_ORL(2) ・・・・（18）ここで、上記実施例における＃１出力回路（63）、＃２
出力回路（64）および＃３出力回路（65）については、
各サンプルの補正データ（Y_ORL（ｎ−１）、Y_ORR（ｎ−
１））と（Y_ORL（ｎ）、Y_ORR（ｎ））との中間時点にお
いて補間データ（Y_IPL（ｎ）、Y_IPR（ｎ））を挿入する
様に構成されている。このように本実施例では、遅延器
（40）〜（49），全加算器（50）〜（54），乗算器（5
5）〜（60）からなる遅延演算回路と、補正データ作成
用の＃１全加算器（61）と、補間データ作成用の＃２全
加算器（62）とから構成される１つの演算回路系で２チ
ャンネルのデータを時分割的に取り扱うことができるの
で、チャンネル数毎に演算回路系を必要としている従来
装置に比較して、動作中の空白時間がなく、必要なハー
ドウェア量を半減させて構成することが可能になる。

最後に、上記＃１全加算器（61），＃２全加算器（62）
で作成されたＬ・Ｒの２チャンネルのデータを所定の順
序に並べ変えて出力端子（２）に導くために必要とな
る、＃１出力回路（63）、＃２出力回路（64）および＃
３出力回路（65）を中心とした動作について説明する。
上記式（18）によれば、出力端子（32）に出力される値
Ｙは、次式のように示される。（ここでは、左方から順
次出力されることになる。）Ｙ＝・・・・・Y_ORR（−１）,Y_IPL（０）,Y_IPR（１）， Y_ORL（０）,Y_ORR（１）,Y_IPL（２）,Y_IPR（３）， Y_ORL（２）,Y_ORR（３），・・・（19）第２図および第３図は、第１図における上記実施例の＃
1,＃2,＃３出力回路（63），（64），（65）の内部構成
とともにそれらの相互的な接続態様を示す。これら第２
図および第３図において、（66）および（67）は＃1,＃
２シフトレジスタであって、いずれも、入力サンプルデ
ータのデータ語長に等しい容量をもつようにされてお
り、また、入力されるデータをシリアルに受入れて所要
のラッチ操作を行い、パラレルに出力させる機能を有し
ている。（70），（71）は＃3,＃４シフトレジスタであ
って、これらは、前記＃1,＃２シフトレジスタ（66），
（67）と反対に、パラレル−シリアル変換の機能を有し
ている。また、これらの＃3,＃４シフトレジスタ（7
0），（71）も、夫々、入力サンプルデータ語長に等し
い容量をもっており、これらは直列に接続されており、
さらに、＃４シフトレジスタ（71）は出力端子（２）に
接続されている。そして、＃１シフトレジスタ（66）お
よび＃２シフトレジスタ（67）の出力側には、夫々、＃
１セレクタ（68）および＃２セレクタ（69）が接続され
ており、上記式（19）を満たすようにデータを選択でき
るようにされている。

ここで、先ず、第２図についてみると、第１図の入力端
子（31）にサンプルデータであるＬチャンネル側のデー
タがｄ（ｎ）（ｎ＝偶数）として入力されると、＃１出
力回路（63）にはＲチャンネルの補正データY_ORR（ｎ−
１）が、また、＃２出力回路（64）にはＬチャンネルの
補間データY_IPL（ｎ）が入力される。

いま、＃1,＃２シフトレジスタ（66），（67）にデータ
が送り込まれてくる周期がＴであるものとすると、時間
＝Ｏ〜Ｔ以内に前記Ｒチャンネルの補正データY_ORR（ｎ
−１）が＃１シフトレジスタ（66）内に取り込まれ、ま
た、Ｌチャンネルの補間データY_IPL（ｎ）が＃２シフト
レジスタ（67）内に取り込まれる。ある所定の時点Ｔに
おいて、これら＃1,＃２シフトレジスタ（66），（67）
に対するデータの入力が完了された直後に、＃3,＃４シ
フトレジスタ（70），（71）にラッチされる。

このとき、＃１セレクタ（68）および＃２セレクタ（6
9）は、いずれもＡ接点を接続するようにされてあるの
で、＃１シフトレジスタ（66）の出力は＃４シフトレジ
スタ（71）に加えられ、また、＃２シフトレジスタ（6
7）の出力は＃３シフトレジスタ（70）に加えられるよ
うにされている。このようにして＃3,＃４シフトレジス
タ（70），（71）に入力されたデータは、ある所定の時
間（t₂＝Ｔ〜2T）内に、＃４シフトレジスタ（71）に入
力されたデータY_ORR（ｎ−１）および＃３シフトレジス
タ（70）に入力されたデータY_IPL（ｎ）の順で、出力端
子（32）に現れるが、これをt₂内に送出するためには、
＃1,＃２シフトレジスタ（66），（67）に比べて、＃3,
＃４シフトレジスタ（70），（71）のデータ送出速度を
２倍にすれば良いことになる。

次に、第３図についてみると、第１図の入力端子（31）
にサンプルデータであるＲチャンネル側のデータがｄ
（ｎ＋１）（ｎ＝偶数）として入力されると、＃１出力
回路（63）にはＬチャンネルの補正データY_ORL（ｎ）
が、また、＃２出力回路（64）にはＲチャンネルの補間
データY_IPR（ｎ＋１）が入力される。ここで、ある所定
の時間（t₂＝Ｔ〜2T）中に、＃１シフトレジスタ（66）
にはＬチャンネルの補正データY_ORL（ｎ）が入力され、
また、＃２シフトレジスタ（67）にはＲチャンネルの補
間データY_IPR（ｎ＋１）が入力される。さらに、時刻2T
において、＃1,＃２シフトレジスタ（66）および（67）
のデータは、夫々、＃3,＃４シフトレジスタ（70）およ
び（71）にラッチされる。ここで、＃1,＃２セレクタ
（68）および（69）は、いずれもＢ接点を接続するよう
にされているので、＃１シフトレジスタ（66）の出力Y
_ORL（ｎ）は＃３シフトレジスタ（70）に加えられ、ま
た、＃２シフトレジスタ（67）の出力Y_IPR（ｎ＋１）は
＃４シフトレジスタ（71）に加えられるようにされてい
る。

このようにして、＃3,＃４シフトレジスタ（70），（7
1）に入力されたデータは、次に続く所定の時間（t₃＝2
T〜3T）内に、＃４シフトレジスタ（70）からのデータY
_ORL（ｎ）の順で出力される。

上記された動作により出力端子（32）に現れるデータＹ
の所定の時間（ｔ＝Ｔ〜3T）における順序は、左側から
みて次式のようになる。

Ｙ＝Y_ORR（ｎ−１）,Y_IPL（ｎ）,Y_IPR（ｎ＋１）， Y_ORL（ｎ）（20）いま、この式（20）について、ｎ＝０である場合につい
て考えると、次式のようになる。

Ｙ＝・・・Y_ORR（−１）,Y_IPL（０）,Y_IPR（１）， Y_ORL（０）,Y_ORR（１）・・・（21）かくして、この式（21）は上記式（19）と一致し、この
ことから、各データサンプル間に所要の補間データが挿
入されて、デジタルフィルタとしての機能を果たすこと
が理解される。

なお、上述の実施例においてはデジタルフィルタ装置と
して26次のものを使用した場合について説明したが、こ
の発明はこれに限られるものではなく、より高次のもの
においては必要なハードウェア量を節減できるという効
果はさらに著しくなる。

なぜなら、上記実施例において使用される＃1,＃2,＃３
出力回路のために必要とされるハードウェア量は、デジ
タルフィルタ装置の次数に関係なく、入力されるサンプ
ルデータの語長だけに依存して定まるものであるからで
ある。

［発明の効果］以上説明したように、この発明によれば、直列に複数段
配列され、第１および第２のチャンネルのデータが交互
に入力される遅延器であって、初段と最終段が対をな
し、初段の次と最終段の前が対をなし、以下同様にして
対をなす遅延器と、各遅延器対の一方の入力と他方の出
力を加算する全加算器と、偶数番目の全加算器の出力に
それぞれ異なる補正係数が掛けられて入力され、第１お
よび第２のチャンネルデータに対する補正データを順次
形成する第１の全加算器と、奇数番目の全加算器の出力
にそれぞれ異なる補間係数が掛けられて入力され、第１
および第２のチャンネルのデータに対する補間データを
順次形成する第２の全加算器と、第１の全加算器の出力
を受け入れて所定の順序で出力させる第１の出力回路
と、第２の全加算器の出力を受け入れて所定の順序で出
力させる第３の出力回路と、第１の出力回路および第２
の出力回路からの出力を受け入れて交番的に出力させる
第３の出力回路とを備えたので、ＬチャンネルおよびＲ
チャンネルの２チャンネルのデータを実質的に１つの演
算回路系で処理でき、構成が簡単で小型化、低廉化が可
能であり、しかも動作中に空白時間を生じることなく効
率良く入力信号中に含まれる高調波成分を除去できると
いう効果がある。

【図面の簡単な説明】

第１図は、この発明のデジタルフィルタ装置の一実施例
を概略的に示すブロック図、第２図および第３図は、上
記実施例における出力回路の動作説明図、第４図は、従
来のデジタルフィルタ装置を概略的に示すブロック図で
ある。（31）は入力端子、（32）は出力端子、（40）〜（49）
は遅延器、（50）〜（54）は全加算器、（55）〜（60）
は乗算器、（61），（62）は＃1,＃２全加算器、（6
3），（64），（65）は＃1,＃2,＃３出力回路、（6
6），（67），（70），（71）は＃1,＃2,＃3,＃４シフ
トレジスタ、（68），（69）は＃1,＃２セレクタ。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】直列に複数段配列され、第１および第２の
チャンネルのデータが交互に入力される遅延器であっ
て、初段と最終段が対をなし、初段の次と最終段の前が
対をなし、以下同様にして対をなす上記遅延器と、上記各遅延器対の一方の入力と他方の出力を加算する全
加算器と、偶数番目の上記全加算器の出力にそれぞれ異なる補正係
数が掛けられて入力され、上記第１および第２のチャン
ネルのデータに対する補正データを順次形成する第１の
全加算器と、奇数番目の上記全加算器の出力にそれぞれ異なる補間係
数が掛けられて入力され、上記第１および第２のチャン
ネルのデータに対する補間データを順次形成する第２の
全加算器と、上記第１の全加算器の出力を受け入れて所定の順序で出
力させる第１の出力回路と、上記第２の全加算器の出力を受け入れて所定の順序で出
力させる第２の出力回路と、上記第１の出力回路および上記第２の出力回路からの出
力を受け入れて交番的に出力させる第３の出力回路とを備えたことを特徴とするデジタルフィルタ装置。
【請求項２】第１の出力回路と第２の出力回路とはそれ
ぞれに第１のシフトレジスタと第１のセレクタとの直列
回路および第２のシフトレジスタと第２のセレクタとの
直列回路からなり、第３の出力回路は第３のシフトレジ
スタと第４のシフトレジスタとの直列回路からなり、上
記第１および第２のシフトレジスタは上記第３および第
４のシフトレジスタのいずれかと選択的に接続される特
許請求の範囲第１項記載のデジタルフィルタ装置。