JPH09298451A - デジタルフィルタ回路およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ補間するとき、演算回数を減らす。 【解決手段】 係数がｎ（３以上の奇数）タップ目を中
心として対称となるような２ｎ−１タップのＦＩＲデジ
タルフィルタ回路において、補間すべきデータ０を同一
の乗数で演算されるようにまとめることにより、データ
０用のレジスト、加算、乗算を省略する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インターポーレー
ション（補間）を行なうためのＦＩＲデジタルフィルタ
回路に係り、特に、加算や乗算等の演算回数を大幅に削
減したデジタルフィルタ回路およびその制御方法に関す
るものである。

【０００２】

【従来の技術】ＦＩＲデジタルフィルタ回路として、特
開昭６１−２７８２０５号公報に示されるものがある。
このフィルタ回路は、係数がｎタップ目を中心にして対
称となるような線形位相を有する２ｎタップのＦＩＲデ
ジタルフィルタ回路である。このフィルタ回路は、図６
に示すように、１ワードのレジスタをｎ−１個直列接続
した第１レジスタ群５１、ｎ個直列接続した第２レジス
タ群５２、入力を第２レジスタ群５２の出力に接続した
１ワードレジスタ５３、入力データと第１レジスタ群５
１の出力データを選択して第１レジスタ群５１に入力さ
せる第１セレクタ５４、第１レジスタ群５１の出力デー
タと１ワードレジスタ５３の出力データを選択して第２
レジスタ群５２に入力させる第２セレクタ５５、第１、
第２レジスタ群５１、５２の出力データを加算する加算
器５６、加算器５６の出力データにフィルタ係数を乗算
する乗算器５７、乗算器５７の出力を累加算する累加算
器５８を備えている。

【０００３】このデジタルフィルタ回路では、初回のシ
フト動作時に、第１セレクタ５４でデータ入力側のデー
タを選択し、第２セレクタ５３で第１レジスタ群５１の
出力データを選択する。２回目以降のシフト動作時は、
第１セレクタ５４、第２セレクタ４３を反対側に切り換
え、ｎ回のシフト動作を行なわせる。そして、各シフト
動作毎に、乗算器５７において所定の係数を用いて乗算
を行ない、その結果を累加算器５８で累加算し、得られ
た結果をフィルタ出力とするものである。

【０００４】このような２ｎタップの線形位相ＦＩＲフ
ィルタ回路では、そのフィルタ係数をａ₁ 〜ａ_n 、デー
タの遅延をＺ^-nで表すと、その出力Ｆは次の（１）式で
表される。 Ｆ＝ａ₁ Ｚ⁰ ＋ａ₂ Ｚ^-1＋・・・・・・・・＋ａ_n Ｚ^-(n-1)＋ａ_n Ｚ^-n ＋ａ_{n- 1} Ｚ^-n-1 ＋・・・・・・・・＋ａ₁ Ｚ^-n-(n-1) （１） この（１）式を各フィルタ係数についてまとめると、
（２）式となる。 Ｆ＝ａ₁ （Ｚ⁰ ＋Ｚ^-1-(n-1)）＋ａ₂ （Ｚ^-1＋Ｚ^-n-(n-2)） ＋・・・・・・・・・・・＋ａ_n （Ｚ^-n+1＋Ｚ^-n） （２）

【０００５】

【発明が解決しようとする課題】このような構成のＦＩ
Ｒフィルタ回路では、インターポーレーションを実現す
るとき、２ｎタップの係数であるので乗算回数が多くな
るという問題がある。例えばｎ＝８のフィルタ回路を構
成した場合、（２）式は、次の（３）式のようになる。 Ｆ＝ ａ₁ （Ｚ⁰ ＋Ｚ^{-1 5} ）＋ａ₂ （Ｚ^-1＋Ｚ^{-1 4} ）＋ａ₃ （Ｚ^-2＋Ｚ^{-1 3} ） ＋ａ₄ （Ｚ^-3＋Ｚ^{-1 2} ）＋ａ₅ （Ｚ^-4＋Ｚ^{-1 1} ）＋ａ₆ （Ｚ^-5＋Ｚ^{-1 0} ） ＋ａ₇ （Ｚ^-6＋Ｚ^-9） ＋ａ₈ （Ｚ^-7＋Ｚ^-8） （３）

【０００６】この（３）式において、入力データの１つ
置きにデータ０を入力することでインターポーレーショ
ンを施す。ここで時刻Ｔでデータ０を入れると、得られ
る出力Ｆは次の（４）式に示す通りとなる。次のデータ
を入力する時刻Ｔ＋１では（５）式に示す通りとなる。 Ｆ（Ｔ）＝ ａ₁ （０＋Ｚ^{-1 5} ）＋ａ₂ （Ｚ^-1＋０） ＋ａ₃ （０＋Ｚ^{-1 3} ） ＋ａ₄ （Ｚ^-3＋０） ＋ａ₅ （０＋Ｚ^{-1 1} ）＋ａ₆ （Ｚ^-5＋０） ＋ａ₇ （０＋Ｚ^-9） ＋ａ₈ （Ｚ^-7＋０） ＝ ａ₁ Ｚ^{-1 5} ＋ａ₂ Ｚ^-1 ＋ａ₃ Ｚ^{-1 3} ＋ａ₄ Ｚ^-3 ＋ａ₅ Ｚ^{-1 1} ＋ａ₆ Ｚ^-5 ＋ａ₇ Ｚ^-9 ＋ａ₈ Ｚ^-7 （４） Ｆ（Ｔ＋１） ＝ ａ₁ （Ｚ⁰ ＋０） ＋ａ₂ （０＋Ｚ^{-1 4} ）＋ａ₃ （Ｚ^-2＋０） ＋ａ₄ （０＋Ｚ^{-1 2} ）＋ａ₅ （Ｚ^-4＋０） ＋ａ₆ （０＋Ｚ^{-1 0} ） ＋ａ₇ （Ｚ^-6＋０） ＋ａ₈ （０＋Ｚ^-8） ＝ ａ₁ Ｚ⁰ ＋ａ₂ Ｚ^{-1 4} ＋ａ₃ Ｚ^-2 ＋ａ₄ Ｚ^{-1 2} ＋ａ₅ Ｚ^-4 ＋ａ₆ Ｚ^{-1 0} ＋ａ₇ Ｚ^-6 ＋ａ₈ Ｚ^-8 （５） このように、図６に示した２ｎタップのフィルタ回路に
おいては、ｎ＝８のとき、（４）、（５）式により、乗
算回数は１６回と多くなる。

【０００７】本発明の目的は、インターポーレーション
用のＦＩＲデジタルフィルタ回路において、前記したよ
うな演算回数を大幅に削減できるようにすることであ
る。

【０００８】

【課題を解決するための手段】第１の発明は、係数がｎ
（３以上の奇数）タップ目を中心として対称となるよう
な２ｎ−１タップのインターポーレーション用のＦＩＲ
デジタルフィルタ回路であって、１ワードのレジスタを
（ｎ−１）／２個直列接続した第１レジスタ群と、前記
レジスタを（ｎ＋１）／２個直列接続した第２レジスタ
群と、前記第１レジスタ群に対して入力データと前記第
１レジスタ群の出力データを切り換えて入力させる第１
セレクタと、前記第２レジスタ群に対して前記第１レジ
スタ群の出力データと前記第２レジスタ群の出力データ
を切り換えて入力させる第２セレクタと、前記第１レジ
スタ群の出力データと前記第２レジスタ群の出力データ
を加算する加算器と、該加算器の出力データと前記第２
レジスタ群の出力データを切り換える第３セレクタと、
該第３セレクタの出力データに所定の係数の乗算する乗
算器と、該乗算器の出力データを累加算する累加算器と
を具備することを特徴とするインターポーレーション用
のＦＩＲ形のデジタルフィルタ回路として構成した。

【０００９】第２の発明は、係数がｎ（３以上の奇数）
タップ目を中心として対称となるような２ｎ−１タップ
のＦＩＲデジタルフィルタ回路において、１ワードのレ
ジスタを（ｎ−１）／２個直列接続した第１レジスタ群
と、前記レジスタを（ｎ＋１）／２個直列接続した第２
レジスタ群と、加算器と、乗算器と、累加算器とを備
え、前記第１、第２レジスタ群の第１回目のシフト動作
時に、外部入力データを前記第１レジスタ群に入力する
と共に、前記第１レジスタ群の出力データを前記第２レ
ジスタ群に入力し、前記第１、第２レジスタ群の出力デ
ータを前記加算器で加算し、該加算結果に前記乗算器で
所定の係数を乗算し、該乗算結果を前記累加算器に累加
算する第１ステップと、前記第１、第２レジスタ群を個
々にループ接続して、前記第１、第２レジスタ群の第２
回目から第［（ｎ＋１）／２］−１回目のシフト動作時
に、前記第１、第２レジスタ群の出力データを前記加算
器で加算し、該加算結果に前記乗算器で所定の係数を乗
算し、該乗算結果を前記累加算器に累加算する第２ステ
ップと、前記第２ステップに引き続いて前記第１、第２
レジスタ群を個々にループ接続した状態で、前記第１、
第２レジスタ群の第［（ｎ＋１）／２］回目のシフト動
作時に、前記第２レジスタ群の出力データに対して前記
乗算器で所定の係数を乗算し、該乗算結果を前記累加算
器に累加算し、前記第１ステップ以降の累加算結果から
１つの新たなデータを得る第３ステップと、前記第
［（ｎ＋１）／２］回目のシフト動作時に、前記第１、
第２レジスタ群の出力データを前記加算器で加算し、該
加算結果に前記乗算器で所定の係数を乗算し、該乗算結
果を前記累加算器に累加算する第４ステップと、前記第
４ステップに引き続いて前記第１、第２レジスタ群を個
々にループ接続した状態で、前記第１、第２レジスタ群
の第［（ｎ＋１）／２］＋１回目から第ｎ−１回目のシ
フト動作時に、前記第１、第２レジスタ群の出力データ
を前記加算器で加算し、該加算結果に前記乗算器で所定
の係数を乗算し、該乗算結果を前記累加算器に累加算
し、前記第４ステップ以降の累加算結果から次の１つ新
たなデータを得る第５ステップと、前記第５ステップに
引き続いて前記第１、第２レジスタ群を個々にループ接
続した状態で、前記第１、第２レジスタ群の第ｎ回目の
シフト動作を調整用として行なう第６ステップと、前記
第１から第６ステップを繰り返す第７ステップと、を有
することを特徴とするＦＩＲデジタルフィルタ回路の制
御方法として構成した。

【００１０】第３の発明は、第２の発明において、前記
第３ステップの最後に前記累加算器を初期化し、および
前記第５ステップの最後に前記累加算器を初期化すると
共に前記第６ステップでは累加算を行なわず、又は前記
第６ステップの最後に前記累加算器を初期化することを
特徴とする制御方法として構成した。

【００１１】

【発明の実施の形態】

［第１の実施例の形態］図１は本発明の第１の実施の形
態を示すもので、係数がｎ（３以上の奇数）タップ目を
中心として対称となるような２ｎ−１タップのインター
ポーレーション用のＦＩＲデジタルフィルタ回路の構成
を示すブロック図である。このフィルタ回路は、１ワー
ドのレジスタを（ｎ−１）／２個直列接続した第１レジ
スタ群１、（ｎ＋１）／２個直列接続した第２レジスタ
群２、入力データと第１レジスタ群１の出力データの一
方を選択して第１レジスタ群１に入力させる第１セレク
タ３、第１レジスタ群１の出力データと第２レジスタ群
２の出力データの一方を選択して第２レジスタ群２に入
力させる第２セレクタ４、第１、第２レジスタ群１、２
の出力データを加算する加算器５、加算器５の出力デー
タと第２レジスタ群２の出力データの一方を選択する第
３セレクタ６、第３セレクタ６の出力データにフィルタ
係数を乗算する乗算器７、乗算器７の出力を累加算する
累加算器８を備えている。

【００１２】このフィルタ回路では、第１回目のシフト
動作時、第１セレクタ３をデータ入力側に切り換え、且
つ第２セレクタ４を第１レジスタ群１側に切り換えて、
第１レジスタ群１に入力データを、第２レジスタ群２に
第１レジスタ群１の出力データを入力させる。

【００１３】次に、第１セレクタ３を第１レジスタ群１
の出力データ側に切り換え、且つ第２セレクタ４を第２
レジスタ群２の出力データ側に切り換えて、第１レジス
タ群１の入出力をループ接続し、第２レジスタ群２の入
出力をループ接続して、第２回目から第ｎ回目までのシ
フト動作を行なう。

【００１４】そして、以上のｎ回の各シフト動作中に得
られる第１レジスタ群１の出力データと第２レジスタ群
２の出力データとを加算器５で加算し、その加算結果に
フィルタ係数を乗算器７で乗算し、それらを累加算器８
で累加算する。ただし、タップ数が２ｎ−１と奇数であ
るため、第３セレクタ６において加算器５を通過させる
データ（対称の中心のデータ）がある。

【００１５】以下、ｎ＝９としたときの場合について具
体的に説明する。この場合、タップ数は１７となり、Ｚ
⁰ 〜Ｚ^{-1 6} の遅延（但し、Ｚ⁰ は遅延なし）が得られる
ので、出力Ｆは次の（６）式に示す通りになる。 Ｆ＝ ａ₁ （Ｚ⁰ ＋Ｚ^{-1 6} ）＋ａ₂ （Ｚ^-1＋Ｚ^{-1 5} ）＋ａ₃ （Ｚ^-2＋Ｚ^{-1 4} ） ＋ａ₄ （Ｚ^-3＋Ｚ^{-1 3} ）＋ａ₅ （Ｚ^-4＋Ｚ^{-1 2} ）＋ａ₆ （Ｚ^-5＋Ｚ^{-1 1} ） ＋ａ₇ （Ｚ^-6＋Ｚ^{-1 0} ）＋ａ₈ （Ｚ^-7＋Ｚ^-9） ＋ａ₉ （Ｚ^-8） （６）

【００１６】ここで、入力データの１つ置きにデータ０
を挿入してインターポーレーションを施すと、時刻Ｔの
サンプリングタイムでは、Ｚ^-1、Ｚ^-3、Ｚ^-5、Ｚ^-7、Ｚ
^-9、Ｚ^{-1 1} 、Ｚ^{-1 3} 、Ｚ^{-1 5} のタップのデータが０とな
るので、（６）式は、（７）式となる。 Ｆ（Ｔ）＝ ａ₁ （Ｚ⁰ ＋Ｚ^{-1 6} ）＋ａ₂ （０＋０）＋ａ₃ （Ｚ^-2＋Ｚ^{-1 4} ） ＋ａ₄ （０＋０）＋ａ₅ （Ｚ^-4＋Ｚ^{-1 2} ）＋ａ₆ （０＋０） ＋ａ₇ （Ｚ^-6＋Ｚ^{-1 0} ） ＋ａ₈ （０＋０） ＋ａ₉ （Ｚ^-8） ＝ ａ₁ （Ｚ⁰ ＋Ｚ^{-1 6} ）＋ａ₃ （Ｚ^-2＋Ｚ^{-1 4} ） ＋ａ₅ （Ｚ^-4＋Ｚ^{-1 2} ）＋ａ₇ （Ｚ^-6＋Ｚ^{-1 0} ）＋ａ₉ （Ｚ^-8） （７）

【００１７】次のサンプリングタイム、つまり時刻Ｔ＋
１では、Ｚ⁰ 、Ｚ^-2、Ｚ^-4、Ｚ^-6、Ｚ^-8、Ｚ^{-1 0} 、Ｚ^-1
2 、Ｚ^{-1 4} のタップのデータが０となるので、（６）式
は、（８）式となる。 Ｆ（Ｔ＋１）＝ ａ₁ （０＋０）＋ａ₂ （Ｚ^-1＋Ｚ^{-1 5} ）＋ａ₃ （０＋０） ＋ａ₄ （Ｚ^-3＋Ｚ^{-1 3} ）＋ａ₅ （０＋０）＋ａ₆ （Ｚ^-5＋Ｚ^{-1 1} ） ＋ａ₇ （０＋０）＋ａ₈ （Ｚ^-7＋Ｚ^-9） ＋ａ₉ （０） ＝ ａ₂ （Ｚ^-1＋Ｚ^{-1 5} ）＋ａ₄ （Ｚ^-3＋Ｚ^{-1 3} ） ＋ａ₆ （Ｚ^-5＋Ｚ^{-1 1} ）＋ａ₈ （Ｚ^-7＋Ｚ^-9） （８）

【００１８】このように、元のデータの１つ置きにデー
タ０を挿入してインターポーレーションを施すと、この
データ０が、あるサイプリングタイムでは奇数個目のタ
ップに現れ、次のサンプリングタイムでは偶数個目のタ
ップに現れ、これが繰り返されるので、上記のように、
同一の乗算係数に対して、奇数の遅延段同士、又は偶数
の遅延段同士をまとめることにより、データ０の加算や
乗算を省略でき、全体の乗算を削減できる。

【００１９】図２は前記した（７）式を実施する等価回
路を示す図である。Ｄ０〜Ｄ８は元のデータあって、Ｄ
０が最も新しく、Ｄ８が最も古いものとする。これらの
データＤ０〜Ｄ８の個々の間にデータ０が挿入されてい
る。データ０が現れているタップ（偶数個目のタップ）
のデータの加算や乗算は省略できるので、データ０が入
る遅延素子、加算器、乗算器を省略できる。よって、こ
のサンプリングタイムでの出力データＦ（Ｔ）は、加算
は４回、乗算は５回で済む。

【００２０】図３は前記した（８）式を実施する等価回
路を示す図である。データ０が現れているタップ（奇数
個目のタップ）のデータの加算や乗算は省略できるの
で、このサンプリングタイムでの出力データＦ（Ｔ＋
１）は、４回の加算、乗算で済むことになる。

【００２１】図４は前記した（７）式と（８）式を実施
する共通の回路を示す図である。第１レジスタ群１はデ
ータ０が入るレジスタ４個を省略した４個［＝（ｎ−
１）／２］のレジスタで、第２レジスタ群２はデータ０
が入るレジスタ４個を省略した５個［＝（ｎ＋１）／
２］のレジスタで構成できる。この図４の回路を用いて
シフト方法と係数の乗算方法について、図５を参照して
説明する。

【００２２】図５中のレジスタ内および入力端子に書い
てある数字はデータの遅延量であり、図４中のレジスタ
のＤの数字である。例えば、Ｄ０の場合は０と書いてあ
る。図５において、（１）は動作の初期状態であり、第
１セレクタ３は外部入力データを選択し、第２セレクタ
４は第１レジスタ群１の出力データを選択する。

【００２３】（２）は、（１）の状態で、データ０をロ
ードした第１回目のシフト状態である。このとき、第１
レジスタ群１の出力は３、第２レジスタ群２の出力は５
であって、これは図２中のＺ^-6、Ｚ^{-1 0} に対応し、また
（７）式の右辺のａ₇ （Ｚ^-6＋Ｚ^{-1 0} ）に対応する。し
たがって、このときは、乗算器７に係数ａ₇ を与えて演
算を行なう。

【００２４】（３）は、（２）の状態を１シフトだけ進
めた第２回目のシフト状態である。第１セレクタ３は第
１レジスタ群１の出力データを選択し、第２セレクタ４
は第２レジスタ群２の出力データを選択する。このシフ
ト状態では、第１レジスタ群１の出力は２、また第２レ
ジスタ群２の出力は６であり、これは図２中のＺ^-4、Ｚ
^{-1 2} に対応し、また（７）式の右辺のａ₅ （Ｚ^-4＋Ｚ^-1
2 ）に対応する。したがって、このときは乗算器７に係
数ａ₅ を与えて演算を行なう。以後、このようなシフト
を（５）まで第３回目〜第４回目と繰り返し、乗算器７
の乗算結果を累加算器８に蓄積していく。

【００２５】（６）は第５回目のシフト状態を示すもの
であるが、ここでは（７）式のａ₉（Ｚ^-8）を演算する
ために、第３セレクタ６において第２レジスタ２の出力
４（＝Ｚ^-8）を選択させ、演算器７で係数ａ₉ を与えて
演算し、累加算器８に蓄積する。以上により、（７）式
の演算が、つまり１サンプリングタイム当たりの演算が
終了し、新たなデータが得られたので、この累加算結果
を初期化する。

【００２６】次に、シフト動作は行なわず、第３セレク
タ６を加算器５の出力側に戻す。このときは、第１レジ
スタ１の出力が３、第２レジスタ２の出力が４であり、
これは図３中のＺ^-7、Ｚ^-9に対応し、（８）式のａ₈
（Ｚ^-7＋Ｚ^-9）に対応する。したがって、このときは乗
算器７に係数ａ₈ を与えて演算を行なう。

【００２７】以後、第６回目〜第８回目のシフト状態を
示す（７）〜（９）では、前記した第２回目〜第４回目
のシフト状態を示す（３）〜（５）と同様のシフト動作
を行ないながら、第１レジスタ群１の出力と第２レジス
タ群２の出力を加算器５で加算し、その結果に乗算器７
で係数を乗算して累加算器８で累加算する動作を繰り返
す。

【００２８】（１０）は、（９）の状態を１シフトタイ
ミング進めた第９回目のシフト状態を示すもので、この
シフト動作（調整）によって前記した（１）の状態に戻
る。よって、次の（１１）の状態で次のデータをロード
しても、データの順番が不連続になることはない。

【００２９】なお、（９）のシフト状態において、次の
サンプリングタイムの新たなデータが累加算器８が得ら
れているので、この累加算器８の初期化をこの直後に行
なって（１０）のシフト状態では累加算を行なわないよ
うにする。あるいは、累加算器８の初期化を（１１）の
状態で行なう。以上により、次回の一連のシフト動作に
より新たなサンプリングタイムのデータが得られる。

【００３０】以上のように、本発明では、実際のシフト
動作時には、インターポーレーションのためのデータ０
についての演算を行なわないので、その演算回数が少な
くて済む。図５で説明したように、ｎ＝９の場合には、
状態（２）〜（６）の各シフトタイミングで行なう乗算
の係数ａ７、ａ５、ａ３、ａ１、ａ９で得られた５つの
演算結果の累加算値を１つサンプリングタイムのデータ
として出力し、状態（６）〜（９）の各シフトタイミン
グで行なう乗算の係数ａ８、ａ６、ａ４、ａ２で得られ
た４つの演算結果の累加算値を次のサンプリングタイム
の１つのデータとして出力するので、１つのデータの入
力毎に、２つの出力データが得られ、インターポーレー
ションが実行される。

【００３１】また、上記したように、ｎ＝９のときは、
第１レジスタ群１のレジスタは４個、第２レジスタ群２
のレジスタは５個ですむので、レジスタ数も少なくて済
むようになる。

【００３２】

【発明の効果】以上のように本発明によれば、補間用の
データ０のシフト、加算、乗算を不要にすることが可能
となり、それらのハードウエアや演算回数を大幅に削減
することができる。２ｎタップ（偶数タップ）の係数を
使用する従来のハードウエア規模と同等の規模にすれ
ば、約２倍の次数のフィルタ特性を持たせること、換言
すれば同等のフィルタ特性を得るためのハードウエア規
模を半分にできる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態のインターポーレ
ーション用のＦＩＲデジタルフィルタ回路の構成を示す
ブロック図である。

【図２】 ｎ＝９としたときの第１の実施の形態の原理
を説明するための説明図である。

【図３】 ｎ＝９としたときの第１の実施の形態の原理
を説明するための説明図である。

【図４】 ｎ＝９としたときの実際に必要なインターポ
ーレーション用のＦＩＲデジタルフィルタ回路の構成を
示すブロック図である。

【図５】 ｎ＝９としたときの各レジスタ群のシフト動
作の説明図である。

【図６】 従来の２ｎタップのＦＩＲデジタルフィルタ
回路の構成を示すブロック図である。

【符号の説明】

１：第１レジスタ群、２：第２レジスタ群、３：第１セ
レタク、４：第２セレクタ、５：加算器、６：第３セレ
クタ、７：乗算器、８：累加算器。

Claims (3)

【特許請求の範囲】
1. 【請求項１】係数がｎ（３以上の奇数）タップ目を中心
   として対称となるような２ｎ−１タップのインターポー
   レーション用のＦＩＲデジタルフィルタ回路であって、 １ワードのレジスタを（ｎ−１）／２個直列接続した第
   １レジスタ群と、 前記レジスタを（ｎ＋１）／２個直列接続した第２レジ
   スタ群と、 前記第１レジスタ群に対して入力データと前記第１レジ
   スタ群の出力データを切り換えて入力させる第１セレク
   タと、 前記第２レジスタ群に対して前記第１レジスタ群の出力
   データと前記第２レジスタ群の出力データを切り換えて
   入力させる第２セレクタと、 前記第１レジスタ群の出力データと前記第２レジスタ群
   の出力データを加算する加算器と、 該加算器の出力データと前記第２レジスタ群の出力デー
   タを切り換える第３セレクタと、 該第３セレクタの出力データに所定の係数の乗算する乗
   算器と、 該乗算器の出力データを累加算する累加算器と、 を具備することを特徴とするインターポーレーション用
   のＦＩＲ形のデジタルフィルタ回路。
2. 【請求項２】係数がｎ（３以上の奇数）タップ目を中心
   として対称となるような２ｎ−１タップのＦＩＲデジタ
   ルフィルタ回路において、 １ワードのレジスタを（ｎ−１）／２個直列接続した第
   １レジスタ群と、前記レジスタを（ｎ＋１）／２個直列
   接続した第２レジスタ群と、加算器と、乗算器と、累加
   算器とを備え、 前記第１、第２レジスタ群の第１回目のシフト動作時
   に、外部入力データを前記第１レジスタ群に入力すると
   共に、前記第１レジスタ群の出力データを前記第２レジ
   スタ群に入力し、前記第１、第２レジスタ群の出力デー
   タを前記加算器で加算し、該加算結果に前記乗算器で所
   定の係数を乗算し、該乗算結果を前記累加算器に累加算
   する第１ステップと、 前記第１、第２レジスタ群を個々にループ接続し、前記
   第１、第２レジスタ群の第２回目から第［（ｎ＋１）／
   ２］−１回目のシフト動作時に、前記第１、第２レジス
   タ群の出力データを前記加算器で加算し、該加算結果に
   前記乗算器で所定の係数を乗算し、該乗算結果を前記累
   加算器に累加算する第２ステップと、 前記第２ステップに引き続いて前記第１、第２レジスタ
   群を個々にループ接続した状態で、前記第１、第２レジ
   スタ群の第［（ｎ＋１）／２］回目のシフト動作時に、
   前記第２レジスタ群の出力データに対して前記乗算器で
   所定の係数を乗算し、該乗算結果を前記累加算器に累加
   算し、前記第１ステップ以降の累加算結果から１つの新
   たなデータを得る第３ステップと、 前記第［（ｎ＋１）／２］回目のシフト動作時に、前記
   第１、第２レジスタ群の出力データを前記加算器で加算
   し、該加算結果に前記乗算器で所定の係数を乗算し、該
   乗算結果を前記累加算器に累加算する第４ステップと、 前記第４ステップに引き続いて前記第１、第２レジスタ
   群を個々にループ接続した状態で、前記第１、第２レジ
   スタ群の第［（ｎ＋１）／２］＋１回目から第ｎ−１回
   目のシフト動作時に、前記第１、第２レジスタ群の出力
   データを前記加算器で加算し、該加算結果に前記乗算器
   で所定の係数を乗算し、該乗算結果を前記累加算器に累
   加算し、前記第４ステップ以降の累加算結果から次の１
   つ新たなデータを得る第５ステップと、 前記第５ステップに引き続いて前記第１、第２レジスタ
   群を個々にループ接続した状態で、前記第１、第２レジ
   スタ群の第ｎ回目のシフト動作を調整用として行なう第
   ６ステップと、 前記第１から第６ステップを繰り返す第７ステップと、 を有することを特徴とするＦＩＲデジタルフィルタ回路
   の制御方法。
3. 【請求項３】前記第３ステップの最後に前記累加算器を
   初期化し、および前記第５ステップの最後に前記累加算
   器を初期化すると共に前記第６ステップでは累加算を行
   なわず、又は前記第６ステップの最後に前記累加算器を
   初期化することを特徴とする請求項２に記載の制御方
   法。