JPH0120805B2 - - Google Patents
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- JPH0120805B2 JPH0120805B2 JP3462083A JP3462083A JPH0120805B2 JP H0120805 B2 JPH0120805 B2 JP H0120805B2 JP 3462083 A JP3462083 A JP 3462083A JP 3462083 A JP3462083 A JP 3462083A JP H0120805 B2 JPH0120805 B2 JP H0120805B2
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- 238000005070 sampling Methods 0.000 claims description 16
- 125000002015 acyclic group Chemical group 0.000 claims description 5
- 238000009825 accumulation Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000001914 filtration Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 238000007792 addition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100268670 Caenorhabditis elegans acc-3 gene Proteins 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、RAM（ランダムアクセスメモリ）、
ROM（読み出し専用メモリ）、乗算器、累算器、
およびそれらを相互に接続するデータ・バスより
構成され、あらかじめその制御手順を定めたプロ
グラムにより動作するシグナルプロセツサを用い
た処理速度の速い非巡回型（トランスバーサル
型）デイジタルフイルタに関するものである。
ROM（読み出し専用メモリ）、乗算器、累算器、
およびそれらを相互に接続するデータ・バスより
構成され、あらかじめその制御手順を定めたプロ
グラムにより動作するシグナルプロセツサを用い
た処理速度の速い非巡回型（トランスバーサル
型）デイジタルフイルタに関するものである。
（従来技術）
第１図は従来のシグナルプロセツサにより構成
した非巡回型デイジタルフイルタ（以下、単にデ
イジタルフイルタと云う）の一構成例を示すもの
で、入力サンプル周期に対して出力サンプル周期
がＭ倍（但し、Ｍの値は２以上の自然数）であつ
て、単位遅延素子がＮタツプ長の構成である。図
中、INは入力端子、OUTは出力端子、Tsは入力
サンプル周期、MTsは出力サンプル周期であつ
て、前記入力サンプル周期Tsに対してＭ倍のサ
ンプリング周期を有している。又、SW1および
SW2は各々、前記TsおよびMTsの周期で入力信
号をサンプルするスイツチであり、T1，T2…，
TNはレジスタ等を用いて成る単位遅延素子の遅
延タツプでＮ個が順に接続されている。C1，C2，
…，CNはあらかじめ与えられた値を発生するタ
ツプ係数器、１１は前記遅延タツプT1，T2，…，
TNに対応してその出力側に接続され、タツプ係
数器C1，C2，…，CNからの値を乗算する乗算器、
１２は前記乗算器１１からの出力を累算する累算
器である。
した非巡回型デイジタルフイルタ（以下、単にデ
イジタルフイルタと云う）の一構成例を示すもの
で、入力サンプル周期に対して出力サンプル周期
がＭ倍（但し、Ｍの値は２以上の自然数）であつ
て、単位遅延素子がＮタツプ長の構成である。図
中、INは入力端子、OUTは出力端子、Tsは入力
サンプル周期、MTsは出力サンプル周期であつ
て、前記入力サンプル周期Tsに対してＭ倍のサ
ンプリング周期を有している。又、SW1および
SW2は各々、前記TsおよびMTsの周期で入力信
号をサンプルするスイツチであり、T1，T2…，
TNはレジスタ等を用いて成る単位遅延素子の遅
延タツプでＮ個が順に接続されている。C1，C2，
…，CNはあらかじめ与えられた値を発生するタ
ツプ係数器、１１は前記遅延タツプT1，T2，…，
TNに対応してその出力側に接続され、タツプ係
数器C1，C2，…，CNからの値を乗算する乗算器、
１２は前記乗算器１１からの出力を累算する累算
器である。
，又、第２図は、以上第１図に示す如き構成のデ
イジタルフイルタにおける各遅延タツプのデータ
シフトについての説明図である。
イジタルフイルタにおける各遅延タツプのデータ
シフトについての説明図である。
次に、上記第１図で示した如き構成のデイジタ
ルフイルタについてみると、Tsに対する乗算及
び加算は N 〓n=1 Co×To で求められることが知られており、したがつて、
その回数はＮ回必要となることがわかる。又、デ
ータのシフトについてみても、第２図で具体的に
示すようにＮ回必要である。更に、出力について
みると、その周期は入力サンプル周期のＭ倍、換
言するとMTsであるので、それ以外の（Ｍ−１）
Tsの周期の間は必要なデータを得る為に必要の
ないサンプリング処理をしていると云う問題があ
り、しかも、Tsでの乗算、加算およびシフトの
回数Ｎのハードウエア上の処理時間の制約からそ
のタツプ長Ｎも制約を受ける等の欠点を有してい
るのである。
ルフイルタについてみると、Tsに対する乗算及
び加算は N 〓n=1 Co×To で求められることが知られており、したがつて、
その回数はＮ回必要となることがわかる。又、デ
ータのシフトについてみても、第２図で具体的に
示すようにＮ回必要である。更に、出力について
みると、その周期は入力サンプル周期のＭ倍、換
言するとMTsであるので、それ以外の（Ｍ−１）
Tsの周期の間は必要なデータを得る為に必要の
ないサンプリング処理をしていると云う問題があ
り、しかも、Tsでの乗算、加算およびシフトの
回数Ｎのハードウエア上の処理時間の制約からそ
のタツプ長Ｎも制約を受ける等の欠点を有してい
るのである。
（発明の目的および構成）
本発明はこれらの問題点を除去する為になされ
たものであつて、Ｎタツプ数の遅延タツプを用い
て構成するデイジタルフイルタを、Ｍ列に分割
し、各列の遅延タツプ数をＮ／Ｍとし、更に、遅
延タツプの単位遅延素子の時間遅延に対する配置
をＭ毎に櫛の歯状に飛び飛びに設定し、入力サン
プル周期毎にＮ／Ｍタツプ長とした各段での乗
算、累算、およびシフトを行うようにしたもの
で、このような構成によつて時分割処理の最適化
を図り、入力サンプル周期Tsでの乗算、加算及
びシフトの回数を１／Ｍとしたものである。以
下、図を用いて本発明を説明する。
たものであつて、Ｎタツプ数の遅延タツプを用い
て構成するデイジタルフイルタを、Ｍ列に分割
し、各列の遅延タツプ数をＮ／Ｍとし、更に、遅
延タツプの単位遅延素子の時間遅延に対する配置
をＭ毎に櫛の歯状に飛び飛びに設定し、入力サン
プル周期毎にＮ／Ｍタツプ長とした各段での乗
算、累算、およびシフトを行うようにしたもの
で、このような構成によつて時分割処理の最適化
を図り、入力サンプル周期Tsでの乗算、加算及
びシフトの回数を１／Ｍとしたものである。以
下、図を用いて本発明を説明する。
（実施例）
第３図は本発明に係るデイジタルフイルタの一
実施例を示す構成図であり、その構成は図より明
らかな如く、第１図で示した従来のそれと比べて
Ｍ列に分割されており、しかも、各列のタツプ構
成もＮ／Ｍタツプ長で、その並びはＭ毎に飛び飛
び諸謂櫛の歯状に配している等が異なつているの
である。
実施例を示す構成図であり、その構成は図より明
らかな如く、第１図で示した従来のそれと比べて
Ｍ列に分割されており、しかも、各列のタツプ構
成もＮ／Ｍタツプ長で、その並びはＭ毎に飛び飛
び諸謂櫛の歯状に配している等が異なつているの
である。
すなわち、本発明に係るデイジタルフイルタ
は、２以上の整数倍の列数、換言するとＭ列の並
列接続で構成するとともに、各列、例えば第１列
はRAM（ランダムアクセスメモリ）に相当する
T1，TM+1，…MN-M+1の単位遅延素子である複数
（後述の具体例ではＮ＝12）の遅延タツプを用い
て成り、しかも各遅延タツプの値をＭ毎に櫛の歯
状に設定して構成したものである。以下、第２〜
Ｍ列も同様に構成されている。又、前記各列は、
第１図での構成と同様に、ROM（読取り専用メ
モリ）に相当するC1，CM+1，…CN-M+1，…CM，
…CNのタツプ係数器および乗算器１１が各々接
続して構成されている。
は、２以上の整数倍の列数、換言するとＭ列の並
列接続で構成するとともに、各列、例えば第１列
はRAM（ランダムアクセスメモリ）に相当する
T1，TM+1，…MN-M+1の単位遅延素子である複数
（後述の具体例ではＮ＝12）の遅延タツプを用い
て成り、しかも各遅延タツプの値をＭ毎に櫛の歯
状に設定して構成したものである。以下、第２〜
Ｍ列も同様に構成されている。又、前記各列は、
第１図での構成と同様に、ROM（読取り専用メ
モリ）に相当するC1，CM+1，…CN-M+1，…CM，
…CNのタツプ係数器および乗算器１１が各々接
続して構成されている。
このようなことにより、入力端子INより入力
データが到来すると、該入力データはTs毎に並
列接続されるデイジタルフイルタの各列の入力端
子IN-1，IN-2，…IN-Mに時分割処理されて順番
に入力され、入力端子IN-M迄入力されると入力
データは再び入力端子IN-1より入力する巡回動
作を行い、入力データの時分割処理の最適化を図
つている。
データが到来すると、該入力データはTs毎に並
列接続されるデイジタルフイルタの各列の入力端
子IN-1，IN-2，…IN-Mに時分割処理されて順番
に入力され、入力端子IN-M迄入力されると入力
データは再び入力端子IN-1より入力する巡回動
作を行い、入力データの時分割処理の最適化を図
つている。
そして、以上の如く成るデイジタルフイルタに
おいて、入力端子INに入力データが入力される
と、Ts毎に、並列接続されたＭ列構成のデイジ
タルフイルタの各入力端子IN-1，IN-2，…IN-M
に順番に入力され、各々の列において、Ｎ／Ｍタ
ツプ長の遅延タツプ、例えば第１列についてみる
と、遅延タツプT1，TM+1，…TN-M+1と、タツプ
係数器C1，CM+1，…CN-M+1と、乗算器１１と、
累算器１２とによりTs時間内に乗算し、累算し、
タツプデータのシフトを行うのである。すなわ
ち、乗算器１１では各タツプデータとタツプ係数
器からのタツプ係数との乗算、累算器１２では累
算を行い、および遅延タツプ間でのタツプデータ
のシフトを行うのであり、これは、第２〜Ｍ列に
ついても同様に時分割処理の如く順番に行なわれ
るのである。
おいて、入力端子INに入力データが入力される
と、Ts毎に、並列接続されたＭ列構成のデイジ
タルフイルタの各入力端子IN-1，IN-2，…IN-M
に順番に入力され、各々の列において、Ｎ／Ｍタ
ツプ長の遅延タツプ、例えば第１列についてみる
と、遅延タツプT1，TM+1，…TN-M+1と、タツプ
係数器C1，CM+1，…CN-M+1と、乗算器１１と、
累算器１２とによりTs時間内に乗算し、累算し、
タツプデータのシフトを行うのである。すなわ
ち、乗算器１１では各タツプデータとタツプ係数
器からのタツプ係数との乗算、累算器１２では累
算を行い、および遅延タツプ間でのタツプデータ
のシフトを行うのであり、これは、第２〜Ｍ列に
ついても同様に時分割処理の如く順番に行なわれ
るのである。
そして、以上の状態における累算器１２につい
てみると、ここではＭ列並列接続のデイジタルフ
イルタの出力の総和がMTs毎に得られるもので
あり、その時の出力端子OUTに得られる出力は OUT＝M 〓m=1 N/M 〓n=1 ｛C(o-1)M+n×T(o-1)M+n｝ で求められるのである。なお、式中、Ｍは入力サ
ンプル周期Tsに対する出力サンプル周期の倍数、
Ｎは本デイジタルフイルタの全遅延タツプ数、
ｍ，ｎは各々前記Ｍ及びＮ／Ｍまでの整数、
C(o-1)M+n、T(o-1)M+nは各々タツプ位置が（ｎ−
１）Ｍ＋ｍまでのタツプ係数および遅延タツプデ
ータを各々示している。
てみると、ここではＭ列並列接続のデイジタルフ
イルタの出力の総和がMTs毎に得られるもので
あり、その時の出力端子OUTに得られる出力は OUT＝M 〓m=1 N/M 〓n=1 ｛C(o-1)M+n×T(o-1)M+n｝ で求められるのである。なお、式中、Ｍは入力サ
ンプル周期Tsに対する出力サンプル周期の倍数、
Ｎは本デイジタルフイルタの全遅延タツプ数、
ｍ，ｎは各々前記Ｍ及びＮ／Ｍまでの整数、
C(o-1)M+n、T(o-1)M+nは各々タツプ位置が（ｎ−
１）Ｍ＋ｍまでのタツプ係数および遅延タツプデ
ータを各々示している。
第４図は既述の第２図に対応する説明図で、本
発明の一実施例を示した第３図の構成での遅延タ
ツプにおけるデータシフトの説明に用いる概念図
である。図示するデイジタルフイルタの構成は、
全遅延タツプ数Ｎを12とし、それをＭ列、この場
合は３列の並列接続で、その各列をＮ／Ｍタツプ
長、この場合は４タツプ長にして接続したもので
ある。更に、前記各遅延タツプの単位遅延素子の
時間遅延に対する配置はＭ毎に櫛の歯状に飛び飛
びに設定され、これにより入力サンプル周期Ts
に対する出力サンプル周期は前記並列接続の列数
Ｍと同じ３倍の3Tsに設定される。
発明の一実施例を示した第３図の構成での遅延タ
ツプにおけるデータシフトの説明に用いる概念図
である。図示するデイジタルフイルタの構成は、
全遅延タツプ数Ｎを12とし、それをＭ列、この場
合は３列の並列接続で、その各列をＮ／Ｍタツプ
長、この場合は４タツプ長にして接続したもので
ある。更に、前記各遅延タツプの単位遅延素子の
時間遅延に対する配置はＭ毎に櫛の歯状に飛び飛
びに設定され、これにより入力サンプル周期Ts
に対する出力サンプル周期は前記並列接続の列数
Ｍと同じ３倍の3Tsに設定される。
なお、図中の各段に示される遅延タツプの単位
遅延素子のうち、実線で示す４タツプは実際に接
続されているものであり、破線で示す８タツプは
実際に接続されているものではなく、図での理解
を助ける為に示す概念図である。
遅延素子のうち、実線で示す４タツプは実際に接
続されているものであり、破線で示す８タツプは
実際に接続されているものではなく、図での理解
を助ける為に示す概念図である。
ここで、以上説明の第４図から理解されるよう
に、入力サンプル周期Ts毎、ここでは入力サン
プル周期Ts-1，Ts-2，Ts-3毎に乗算、加算、お
よびデータのシフトが行なわれ、そのサンプリン
グは、図示する最初のサンプル周期Ts-1では、 Acc1＝C3・T3＋C6・T6＋C9・T9 ＋C12・T12 となる。同様に、２番目、３番目のサンプル周期
Ts-2，Ts-3では、各々、 Acc2＝Acc1＋C2・T2＋C5・T5 C8・T8＋C11・T11 Acc3＝Acc2＋C1・T1＋C4・T4 ＋C7・T7＋C10・T10 となる。そして、３・Tsのサンプリングが終了、
換言すると、１回の演算サイクルが完了すると、
第３図に示す累算器１２から前出のAcc3が出力さ
れる。又、図示するように、次演算サイクルを開
始する状態の時は、その遅延タツプの並びは、初
期の並びと比べて３（＝Ｍ）のシフトが完了して
いるのである。
に、入力サンプル周期Ts毎、ここでは入力サン
プル周期Ts-1，Ts-2，Ts-3毎に乗算、加算、お
よびデータのシフトが行なわれ、そのサンプリン
グは、図示する最初のサンプル周期Ts-1では、 Acc1＝C3・T3＋C6・T6＋C9・T9 ＋C12・T12 となる。同様に、２番目、３番目のサンプル周期
Ts-2，Ts-3では、各々、 Acc2＝Acc1＋C2・T2＋C5・T5 C8・T8＋C11・T11 Acc3＝Acc2＋C1・T1＋C4・T4 ＋C7・T7＋C10・T10 となる。そして、３・Tsのサンプリングが終了、
換言すると、１回の演算サイクルが完了すると、
第３図に示す累算器１２から前出のAcc3が出力さ
れる。又、図示するように、次演算サイクルを開
始する状態の時は、その遅延タツプの並びは、初
期の並びと比べて３（＝Ｍ）のシフトが完了して
いるのである。
（発明の効果）
以上詳述の如く本発明によれば、入力サンプル
周期Tsを一定とすれば、この種のデイジタルフ
イルタのタツプ長をＭ倍、すなわち、入力サンプ
ル周期に対する出力サンプル周期の倍数で構成出
来るので、実現可能なフイルタ特性の範囲を拡
大、換言すると、この種のデイジタルフイルタの
設計の自由度が大きなものが得られ、又、乗算、
累算およびデータのシフトに必要な時間を一定と
すれば入力サンプル周期をTS／Ｍとすることが
出来るので、実時間でのデイジタルフイルタの処
理の高速化が可能になる等、の効果が期待出来、
高速データモデム、デイジタル信号処理に利用す
ることが出来るのである。
周期Tsを一定とすれば、この種のデイジタルフ
イルタのタツプ長をＭ倍、すなわち、入力サンプ
ル周期に対する出力サンプル周期の倍数で構成出
来るので、実現可能なフイルタ特性の範囲を拡
大、換言すると、この種のデイジタルフイルタの
設計の自由度が大きなものが得られ、又、乗算、
累算およびデータのシフトに必要な時間を一定と
すれば入力サンプル周期をTS／Ｍとすることが
出来るので、実時間でのデイジタルフイルタの処
理の高速化が可能になる等、の効果が期待出来、
高速データモデム、デイジタル信号処理に利用す
ることが出来るのである。
第１図は従来の非巡回型デイジタルフイルタの
一構成例を示す図、第２図は第１図の構成におけ
る遅延タツプのデータシフトについての説明図、
第３図は本発明に係るデイジタルフイルタの一実
施例を示す構成図、第４図は第３図の構成におけ
る遅延のデータシフトの具体的な動作例を説明す
る概念図である。 T1，T2，…TN，TM+1，…は遅延タツプ、C1，
C2，…CN，…CM+2，…はタツプ係数器、Tsは入
力サンプル周期、MTsは出力サンプル周期、１
１は乗算器、１２は累算器である。
一構成例を示す図、第２図は第１図の構成におけ
る遅延タツプのデータシフトについての説明図、
第３図は本発明に係るデイジタルフイルタの一実
施例を示す構成図、第４図は第３図の構成におけ
る遅延のデータシフトの具体的な動作例を説明す
る概念図である。 T1，T2，…TN，TM+1，…は遅延タツプ、C1，
C2，…CN，…CM+2，…はタツプ係数器、Tsは入
力サンプル周期、MTsは出力サンプル周期、１
１は乗算器、１２は累算器である。
Claims (1)
- 【特許請求の範囲】 １ 単位遅延素子である遅延タツプとするRAM
（ランダムアクセスメモリ）、タツプ係数器とする
ROM（読み出し専用メモリ）、乗算器、およびそ
れらを相互に接続するデータバスより構成され、
あらかじめその制御手順を定めたプログラムによ
り動作するシグナルプロセツサを用いた非巡回型
デイジタルフイルタであつて、 全体でＮ（Ｎは２以上の整数）タツプ数の遅延
タツプをＭ列に分割し、各列の遅延タツプ数を
Ｎ／Ｍとし、更に、各列の各遅延タツプの単位遅
延素子の時間遅延に対する配置をＭ毎に櫛の歯状
に飛び飛びに設定し、入力データを入力サンプル
周期で前記Ｍ列構成の各列に順次入力し、各列に
おいて遅延タツプにおけるデータとタツプ係数器
に設定されたタツプ係数との乗算、それらの累
算、および遅延タツプにおけるデータのシフト
を、入力サンプル周期のＭ（前記列数Ｍと同じ値）
倍毎に行い、該入力サンプル周期のＭ倍の出力サ
ンプル周期で出力を得ることを特徴とした非巡回
型デイジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462083A JPS59161115A (ja) | 1983-03-04 | 1983-03-04 | 非巡回型デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462083A JPS59161115A (ja) | 1983-03-04 | 1983-03-04 | 非巡回型デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161115A JPS59161115A (ja) | 1984-09-11 |
| JPH0120805B2 true JPH0120805B2 (ja) | 1989-04-18 |
Family
ID=12419421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3462083A Granted JPS59161115A (ja) | 1983-03-04 | 1983-03-04 | 非巡回型デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161115A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144612A (ja) * | 1986-12-09 | 1988-06-16 | Hitachi Denshi Ltd | 自動等化器 |
| JPS63217816A (ja) * | 1987-03-06 | 1988-09-09 | Mitsubishi Electric Corp | デイジタルフイルタ |
| JPH0262124A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPH02299571A (ja) * | 1989-05-16 | 1990-12-11 | Yamanashi Yakuken Kk | 熟成された無臭どくだみ草汁液の製造法 |
-
1983
- 1983-03-04 JP JP3462083A patent/JPS59161115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161115A (ja) | 1984-09-11 |
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