JPS63217816A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル信号処理による波形整形フィル
タに関するものである。

〔従来の技術〕

第３図は従来のディジタルフィルタ１０を示を構成図で
あシ、図において、１はアナログ信号入力端子、２はこ
の入力端子１に入力したアナログ信号を高速でサンプリ
ングしてディジタル信号に変換するＡ／Ｄ変換器、３は
このＡ／Ｄ変換器２の出力のディジタル信号を入力とし
て内部に蓄えられた係数データとの積を累積加算する積
和演算回路、４はこの積和演算回路３の結果を出力する
ディジタルフィルタ出力端子、５は上記入力端子１に入
力するアナログ信号のシ／ポルレー）（ｆｏＬｘ）のＮ
倍のクロック入力端子、１１は出力端子４に接続された
Ｄ／Ａ変換器である。

次に動作について説明する。入力端子１に入力したアナ
ログ信号は、まずＡ／Ｄ変換器２によシ高速でサンプリ
ングされてディジタル信号に変換される。以下では、こ
のディジタル信号の処理について主に説明する。ただし
、ここではディジタル信号処理演算は、有限インパルス
応答（ＦｉｎＵｅＩｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ　
、　Ｆ　Ｉ几と称す）演算とし、その関係式は次式で表
わせる。

ここで、（Ｘｍ）は離散時間系の入力系列、（ｙｍ）は
離散時間系の出力系列、（ｈｎ）は系のインパルス応答
列である。

第４図は、よく知られたフィルタの応答例を示すもので
、第４図（ａ）はインパルス信号入力時のフィルタ２０
０の出力時間応答を示し、第４図（ｂ）はインパルス応
答を周期Ｔ毎にサンプリングし、その時の振幅値をｌｈ
ｏ＋ｈｌ＋・・・、　ｈｎ）とすることを示している。

これは（１１式で示した系のインパルス応答列１ｈｎ）
に対応し、タップ係数とも呼ばれる。

この種のフィルタは通常、遅延時間Ｔをもつ単位遅延素
子と乗算器及び加算器から実現できる。

第５図は上記（１）式を実現する（ｎ−１−１）次のＦ
エルフィルタを示すブロック図であシ、図において、３
０は積和演算回路３の入力端子、３１０〜３１８はこの
入力端子３０に入力したデータを単位遅延量（Ｔ＝ｌ／
Ｎ、ｆｏＬＫ）だけそれぞれ遅延させる単位遅延素子で
あシ、シフトレジスタ３００を構成している。３２０〜
３２９はこの遅延素子３１０〜３１８の出力データと、
すでに蓄えられているタップ係数ｈ（、−、−ｈｏとの
積を行う乗算器、３３はこれらの乗算器３２０〜３２９
の出力を加算する加算器、３４はこの加算器３３の加算
結果を出力するデータ出力端子である。

つぎに動作について説明する。入力端子３０に入力され
たデータＸｎは、単位遅延素子３１０に入力されると同
時にタップ係数ｈｏがロードされた第１の乗算器３２０
に入力される。この第１の乗算器３２０では入力データ
ｘｎとロードされた係数値ｈｏとの乗算が実行されてＸ
ｎ＠　ｈＯが出力される。他の乗算器３２１〜３２９も
同様の動作を行うが、第５図は時刻ｎにおけるフィルタ
の動作を示している。

すなわち、第１の乗算器３２０へはＸｎなる入力データ
が与えられ、第２の乗算器３２１には単位遅延素子３１
０により遅延されたＸ。−１なる入力データと係数値ｈ
１とが与えられる。同様に最終段の乗算器３２９にはＸ
（１なる入力データと係数値ｈｎとが与えられ、それぞ
れの乗算器３２０〜３２９で係数データｈｏ、ｈｎと入
力データＸｎ〜ｘｏとが乗算された後、加算器３３で加
算されて出力ボート３４に出力データＹｍとして出力さ
れる。こうして、（Ｉ）式で示した演算式が実行される
。

前記（１）式で示した出力が得られるフィルタの伝達関
数はよく知られているように、ｚ＝ｅ　　とおくと、 で表わされ、また周波数特性は、 Ｈ（ｅ”Ｔ）　＝　ＩＨ（ｅ””］ｅＪＯ””　　・・
−・−・−（３）で表わされる。

ディジタルフィルタの設計に当っては、希望する周波数
特性、または希望する時間域特性を満足するように上記
タップ係数（ｈＯ＋ｈｌ＋・・・、ｈｎ）を定める。

このようなフィルタを用いて、入力信号の波形整形を行
い、その出力をそれに同期したクロック毎に識別して最
終データを得るようなナイキストフィルタを考える。

第６図（Ａ）はディジタルフィルタ１０の（ａ）点での
入力信号波形、第６図（Ｂ）はディジタルフィルタ１０
の出力をアナログ信号に変換するＤ／Ａ変換器１１の（
ｂ）点での出力信号波形の一例を示したものである。

上記入力信号波形は、帯域制限されたフィルタ入力信号
を示すが、図では起とシうるパルス波形の組合せすべて
を重ね合わせた形で表わしている。

これは、帯域制限された単一パルス応答を、すべての組
合せに対して線形結合して得られるものであり、アイパ
ターンと呼ばれる。

また、上記出力信号波形は、上記入力信号波形をディジ
タルフィルタ１０を通してナイキスト波形を作９出した
時のアイパターンであり、第６図（Ｃ）に示す単一パル
ス応答を、起こりうるパルス波形のすべての組合せにつ
いて重ね合わせた結果得られるものでめる。

なお、第６図（Ｂ）　、（Ｃ）が、Ｔ秒毎（Ｔ　＝　’
／Ｎｏ　ｆｏＬｘ）に段差波形となっているのは、ディ
ジタルフィルタ１０による積和演算がＴ秒周期で行われ
るためである。

通常は、（ｂ）点で得られた出力信号波形を矢印で示す
Ｎ＠Ｔ秒毎の識別時刻にサンプリングして、送信データ
がｗ　Ｏ＋＋かｌ”かの判定を行ってデータの再生をす
る。

なお、第６図（Ｂ）では、Ａ／Ｄ変換器２と積和演算回
路３はＮ＝４なるＮ　”　ｆＯＬＫで動作しているもの
として（ｂ）点の波形を示している。

〔発明が解決しようとする問題点〕

従来のディジタルフィルタは以上のように構成されてい
るので、最終出力である識別データがＮ・Ｔ秒毎である
にもかかわらず、積和演算回路はＴ秒毎の高速動作が必
要であシ、また演算結果のうち、最終出力として必要な
データはＮ個のうち１個でよく、残シの（Ｎ−１）個は
不要なデータであるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、低速処理を可能とし、等測的によシ高速の情
報伝送速度に対処可能とするディジタルフィルタを得る
ことを目的とする。

〔問題点を解決するための手段〕

この発明に係るディジタルフィルタは、　Ａ／Ｄ変換さ
れたディジタルデータをデータ分配器で分配し、分配さ
れたデータに対してそれぞれの積和演算回路が並列処理
を行った後、その処理結果を加算して最終出力データと
するものである。

〔作　用〕

この発明におけるディジタルフィルタは、Ａ／Ｄ変換器
で用いられるサンプリング用クロックでデータの分配を
した後、前記サンプリング用クロックを分周した低速の
クロックで分配後のデータ系列に対して積和演算を並列
して行うことによシ、最終的に必要なデータのみの積和
演算だけを実行する。

〔実施例〕

以下、この発明の一実施例を図について説明する。前記
第３図と同一部分には同一符号を付した第１図において
、４００はクロック入力端子５に入力した周波数Ｎ　”
　ｆＯＬＫのクロックを分周するカウンタ、５００はカ
ウンタ４００によシ分周されたクロックを分配のための
制御信号としてＡ／Ｄ変換器２の出力データを順次分配
するデータ分配器、３５０〜３５３はデータ分配器５０
０からのデータを入力として定められたタップ係数と乗
算された後、加算を行う積和演算回路である。

第２図は第１図に示した積和演算回路３５０〜３５３の
一つの詳細を示した図でアシ、第２図において、３０は
積和演算回路３５００Å力端子、３２０〜３２３はこの
入力端子３０に入力したデータとタップ係数としてロー
ドされている値との積をとる乗算器、３７〜３９１ｉこ
の乗算器３２０〜３２３の出力とすでに貯えられた演算
結果との和をとる加算器、３１０〜３１２はこの加算器
３１〜３９の演算結果を１単位遅延時間ＴＣ＝ＶＮ−ｆ
ｏＬＫ）だけ遅らせる単位遅延素子である。

次に動作について説明する。シンボルレートがｆｏＬｋ
（シンボル７秒）相当のアナログ信号は入力端子１に入
力し、Ａ／Ｄ変換器２で’／Ｎ’ｆｏｒ、に周期毎にサ
ンプリングされてディジタルデータに変換される。この
ディジタルデータはデータ分配器５００でＮ個の積和演
算回路３５０〜３５３に順次分配される。第１図ではＮ
＝４の例について示している。

今、たとえば第１の積和演算回路３５０のタップ係数値
を、第２図に示すように出力に近い側から（ｈＯ＊ｈ４
ｍ”’　、ｈｎ’Ｉｅｈｎ−８）とＮ＝４個おきにロー
ドし、同様に３つの積和演算回路３５１〜３５３のタッ
プ係数値をそれぞれ出力に近い側から（ｈｔ。

ｈ５ｐ・・’　＊　ｈｎ−６ｖ　ｈｎ−２）　ｅ　（ｈ
２ｔ　ｈ６ｐ”・＋ｈｎ　５ｓｈｎ−１）及び（ｈ８ｐ
ｈ７ｙ”・ｔｈｎ　４＊１１ｎ）とロードするものとす
る。

また、データ分配器５００におけるデータの分配を、第
６図（Ｂ）に示すクロックｆＯＬＫの位相“０″に相当
するｔ＝Ｔで、入力信号のサンプルデータを第４の積和
演算回路３５３に出力するものとし、次の位相“ｌ″に
相当するｔ　＝２’ｒで入力信号のサンプルデータを第
３の積和演算回路３５２に出力するというように％Ｎ（
＝４）個周期で順次タップ係数の分配層と逆の順に分配
することを続けることにする。

こうして、第１の積和演算回路３５０では、ｔ　＝　（
ｎ＋　１　）／Ｎ−ｆａｒ、Ｋにおける積和演算結果は
、Ｌ＝　（ｎ−１−１）　／Ｎ　−１とおくと、となり
、同様に第２の積和演算回路３５１　、第３の積和演算
回路３５２．第４の積和演算回路３５３の演算結果Ｙ２
（０）、　Ｙａ（０）、　Ｙ４（０）はそれぞれＹ２（
０）＝　　Σ　ｈ４に＋１　　・Ｘｎ−４に−１−−−
（５１に＝、＝０ Ｔ。

Ｙ４（０）＝　　Σ　１１４に＋８　・　Ｘｎ−４に−
８・・・・・・　（７）ｋ＝０ となシ、加算器３３〜３５で加算した結果として、次の
（８）式に示すデータが出力端子４から出力される。

における出力をＹ（１）とし、各積和演算回路３５０〜
３５３のそれぞれの出力をＹｌ（１）〜Ｙ４（１）とす
れば、Ｙ２（１）＝　Σｈ　４に＋１　”　Ｘ　ｎ−４
に＋８　　　””””””α０ｋ＝＝４ Ｙａ（１）−Σ　ｈ４に＋２・Ｘｎ−４に＋Ｑ　　　　
　・・・・・・・・・・・・ａυに＝＝Ｏ Ｙ４（１）＝　　Σ　ｈ４に＋８”Ｘｎ−４に＋１　　
　　−−−−−−−−−・・−０２）ｋ＝＝０ となシ、ｌシンボル当り１回の積和演算により、最終デ
ータとして必要な、第６図（Ｂ）の矢印で示す時点のデ
ータを得ることができることが明らかである。

ここでは、Ｎ＝４の例について示したが、これは任意の
値でよく、また（ｎ＋１がＮの整数倍である必要もない
。この時は、タップ係数値が零のタップを仮想的に設け
、（ｎ＋１）をＮの倍数まで増やすことによシ、最終出
力に何ら変化を及ぼすことなく上述した動作説明が適用
できる。

なお、上記実施例では、乗算器３２０〜３２３は内蔵し
であるものとして示したが、これは入力データとタップ
係数に応じた乗算結果を書き込んだ読出し専用メモリ（
Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　、　ＲＯＭ）のよ
うなものを内蔵又は外部に配置して、乗算結果を取り込
む構成としてもよい。

積和演算回路として第２図に示す構成について説明した
が、従来例として示した前記第５図の構成にしてもよく
、この場合のタップ係数は入力側から順次（ｈｉ　＋　
ｈｉ＋４　＋　ｈｉ＋８　＋・・・）と与えれば上記実
施例と同様の効果を奏する。

また、加算器としては、各積和演算回路の出力をそれぞ
れ順に加え合わせる構成として示したが、これは全ての
出力を一度に加算する構成としてもよい。

〔発明の効果〕

以上のように、この発明によれば、高速のサンプルデー
タのうち、最終演算結果に関係する入力データのみを演
算することを目的として、入力データを分配して並列的
に積和演算を実行できるように構成したので、演算回数
が削減できて、等測的によシ高速の動作が可能となる効
果がめる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタルフィルタ
を示すブロック図、第２図はそのディジタルフィルタの
構成要素である積和演算回路の詳細構成図、第３図は従
来のディジタルフィルタを示すブロック図、第４図はデ
ィジタルフィルタのインパルス応答例を示す図、第５図
は第３図のディジタルフィルタの構成要素である積和演
算回路の詳細構成図、第６図はディジタルフィルタの入
出力波形の一例を示す図である。 ２はＡ／Ｄ変換器、３．３５０〜３５３は積和演算回路
、３３〜３５は加算器、４００はカランタ、５００はデ
ータ分配器。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 （外２名） ＩＩ　６ （Ａ） （Ｂ）

Claims (1)

【特許請求の範囲】
1. 入力信号をサンプリングしてディジタルデータとするア
   ナログ・ディジタル変換器と、前記サンプリング用クロ
   ックを分周するカウンタと、前記カウンタの出力に応じ
   て前記アナログ・ディジタル変換器の出力を順次分配す
   るデータ分配器と、予め定められたタップ係数と前記デ
   ータ分配器の出力データとの積を累積加算する複数個の
   積和演算回路と、前記複数個の積和演算回路の出力を加
   算して最終出力とする加算器とを備えたディジタルフィ
   ルタ。