SU1562904A1 - Устройство дл умножени на коэффициенты - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических блоках устройств цифровой обработки сигналов. Цель изобретени  - повышение производительности устройства за счет возможности конвейеризации процесса вычислени . Устройство дл  умножени  на коэффициенты содержит последовательный сумматор 1, последовательный вычитатель 2, четыре сдвиговых регистра 3 - 6, три коммутатора 7 - 9, три шины 10 - 12 управлени , тактовый вход 13, установочный вход 14, информационный вход 15 и выход 16 с соответствующими функциональными св з ми. 1 ил.

Description

:л

ээ

э

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических блоках устройств цифровой обработки сигналов.

Цель изобретени  - повышение производительности устройства за счет возможности конвейеризации процесса вычислени .

На чертеже представлена функцио- нальна  схема устройства.

Устройство дл  умножени  на коэффициенты содержит последовательный сумматор 1, последовательный вычита- |тель 2, первый 3, второй 4, третий 5 и четвертый 6 сдвиговые регистры, первый 7, второй 8 и третий 9 коммутаторы , первую 10, вторую 11 и третью 12 шины управлени , тактовый вход 13, установочный вход 14, ин формационный вход 15 и выход 16с соответствующими функциональными св з ми .

Последовательный сумматор 3 в пер- вом цикле вычислени  осуществл ет формирование суммы частичных произведений , а последовательный вычкта- тель 2 в следующем цикле вычислени  из сформированной суммы частичных npo изведений производит вычитание лишнего Р+2-го значени  множимого. Первый сдвиговый регистр 3 и первый комму- / татор 7 осуществл ют задержку суммы t частичных произведений, поступающей с выхода последовательного сумматора 1 на его дервый вход, на С тактов. 1фн- кретна  величина задержки определд- етс  управл ющим ,кодом первой, части преобразованного коэффициента, но- ступающего по первой шине 10 управлени  на вход первого коммутатора 7. Аналогичную задачу выполн ет управл ющий код первой части преобразованног коэффициента, который поступает по второй шине 11 управлени  на вход второго коммутатора 8. Третий сдвиговый регистр 5 и третий коммутатор 9 производ т формирование нулей В и младших раЗрЯДОВ МНОЖИМОГО, ПОСТупаЮ-

щих во втором цикле вычислени  через четвертый сдвиговый регистр 6 на второй (вычитающий) вход последовательного вычитател  2 дл  вычитани  из суммы частичных произведений Р+2-го значени  множимого. Конкретное число нулей В определ етс  кодом второй части преобразованного коэффициента, который поступает по третьей шине 12

управлени  на управл ющие входы третьего коммутатора 9.

Устройство работает следуюшим образом .

В первом такте каждого цикла вычислени  произведени  сигнал, поступающий с входа 14 устройства на входы установки первого 3 и третьего 5 сдвиговых регистров, последовательного сумматора 1 и последовательного вычитател  2, производит их обнуление и перезапись значени  переноса последовательного сумматора 1 в триггер переноса последовательного вычитател 

2.Этот же сигнал, поступающий на вход разрешени  параллельной записи второго сдвигового регистра 4, производит перезапись информации, находившейс  в первом сдвиговом регистре

3.Затем на вход 13 устройства начинают поступать тактовые импульсы, причем число их в каждом цикле вычислени  равно К.

С информационного входа 15 на второй вход последовательного сумматора 1 поразр дно, начина  с младшего разр да, поступают биты множимого. На первый вход последовательного сумматора 1 при этом с его же выхода через первый коммутатор 7 поступают биты суммы частичных произведений, задержанные на С тактов в первом сдвиговом регистре 3. В конце каждого цикла вычислени  первый сдвиговый регистр 3 заполн етс  младшими разр дами К произведени .

Одновременно с формированием про- изведени  биты множимого последовательно записываютс  в третий сдвиге- 1 вый регистр 5, третий коммутатор 9 при этом коммутирует на. свой выход сигнал, поступающий с инфо,рмационно- го входа 15 (дл . ) , или сигнал- В-го выхода третьего сдвигового регистра 5 (дл  В 0) ,, Поэтому на выходе коммутатора 9 формируетс  К-В младших разр дов множимого перед которым следует В нулей, так как третий сдвиговый регистр 5 в начале цикла обнул лс . Сигнал с выхода третьего коммутатора 9 записываетс  в четвертый сдвиговый регистр 6 и используетс  в следующем цикле вычислени  дл  вычитани  из суммы частичных произведений и формировани  действительных старших разр дов произведени .

В начале каждого цикла вычислени  во второй сдвиговый регистр 4 производитс  параллельна  перезапись младших разр  дов К произведени  (суммы частичных произведений), сформированных в предыдущем цикле вычислени  в первом сдвиговом регистре 3. Одновременно в триггер переноса последовательного вычитатал  2 переписываетс  сигнал переноса с выхода переноса последовательного сумматора 1, а на вторую шину 11 передаетс  перва  часть преобразованного коэффициента с первой шины 10, под управлением которого производилось формирование суммы частичных произведений в сумматоре 1. С началом поступлени  на тактовый вход 13 устройства тактовых импульсов на первый вход последовательного вычитател  2 через второй коммутатор 8 начинают поступать биты суммы частичных произведений, задержанные во втором сдвиговом регистре 4 на С тактов. Пока в течение В тактов с выхода четвертого сдвигового регистра 6 на второй (вычитающий) вход последовательного вычитател  2 поступают В нулей, последний производит суммирование переноса с битами суммы частичных произведений. После поступлени  первого ненулевого бита с выхода четвертого сдвигового регистра 6 последовательный вычитатель 2 осуществл ет вычитание множимого, поступающего на его второй (вычитающий ) вход, из суммы частичных произведений , поступающих на его первый вход. В конце каждого цикла вычислени  на втором сдвиговом регистре 4 записываютс  К старших разр дов произведени  множимого, поступившепо на умножение в предыдущем цикле вычислени , на коэффициент, которые далее поступают на параллельный выход 16 устройства.

Таким образом, хот  общее врем  формировани  результата умножени  с учетом такта установки устройства равно 2(K+J) тактов, но данные на выходе поступают через каждый K+J такта.

Врем  цикла умножени  можно сократить до К тактов (при формировании К-разр дного произведени ) путем конвейеризации процесса вычислени , когда на последовательном сумматоре 1 в течение К тактов производитс  суммирование сумм частичных произведений, а в течение следующих К тактов (когда на сумматоре 1 производитс  сум- мирование следующей суммы частичных

0

5

0

5

0

5

0

5

0

5

произведений) на вьгчитателе 2 из суммы частичных произведений производитс  вычитание множимого.

Claims (1)

1. Формула изобре.тени 

   Устройство дл  умножени  на коэффициенты , содержащее последовательный сумматор, последовательный вычитатель , первый сдвиговый регистр, первый и второй коммутаторы, информационный вход устройства соединен с первым информационным входом побледова- тельного сумматора, выход которого соединен с информационным входом первого сдвигового регистра, разр дные выходы которого соединены соответственно с первой группой входов первого коммутатора, а перва  и втора  шины управлени  устройства соединены соответственно с управл ющими входами первого и второго коммутаторов, о т- личающеес  тем, что, с целью повышени  производительности устройства за счет возможности конвейеризации процесса вычислени , в него введены второй, третий и четвертый сдвиговые регистры, третий коммутатор и треть  шина управлени , причем . информационный вход устройства соединен с первым входом третьего комму - тзтора, входы второй группы которого соединены соответственно с разр дными выходами третьего сдвигового регистра со сдвигом на один разр д в сторону младших разр дов, треть  шина управлени  соединена соответственно с управл ющими входами третьего коммутатора, выход которого соединен с информационным входом четвертого сдвигового регистра, выход которого соединен с первым входом последовательного вычитател , выход переноса последовательного сумматора соединен с входом переноса последовательного вычитател , выход которого соединен с информационным входом последовательной записи второго сдвигового регистра , информационные входы параллельной записи которого соединены соответственно с разр дными выходами первого сдвигового регистра, разр дные выходы второго сдвигового регистра соединены соответственно с выходной шиной устройства и с входами первой группы второго коммутатора, выход которого соединен с вторым входом последовательного вычитател , выход пер71562904 .8

   вого коммутатора соединен с информа-а установочный вход устройства соедиционным входом последовательного сум-нен с установочными входами последоматора , тактовый вход устройства сое-вательного сумматора, последовательдинен с тактовыми входами последова-ного вычитател , первого и третьего

   тельного сумматора, последовательногосдвиговых регистров и входом развычитател , первого, второго, треть-решени  параллельной записи второго

   его и четвертого сдвиговых регистров,сдвигового регистра.