SU1061151A1 - Устройство дл вычислени коэффициентов дискретного преобразовани Хаара - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ ДИСКРЕТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее блок формировани  режимов, первый и второй сумматоры-вычитатели , первый и второй элементы И, сдвиговый регистр, отличающеес  тем, что, с целью сокращени  оборудовани , оно содержит первый и второй блоки пам ти , первый и второй счетчики, первый и второй элементы задержки, коммута,тор и элемент ИЛИ, информационный выход первого сч;етчика подключен к адресному входу первого блока пам ти и входу коммутатора, выходы которого соединены с соответствующими входами элемента ИЛИ, выход которого подключен к счетному входу второго счетчика, первым входам первого и второго элементов И и входу первого элемента задержки, выход которого подключен к первому входу первого сумматора-вычитател , выход которого соединен со вторыми входами первого.и второго элементов И и первым входом второго суммат.ора-вычитател , второй вход которого подключен к информационному выходу .сдвигового регистра, информационный вход которого объединен со вторым входом первого сумматора-вычитател  и подключен к информационному выходу первого блока пам ти, информационный вход которого  вл етс  информационным входом устройства и соединен с информационным выходом второго блока пам ти, информационный вход которого подключен к выходу первого элемента И, адресный вход и вход считывани  второго блока пам ти подключены соответственно к информационному выходу второго счетчика и выходу второго элемента задержки, при-чем блок формировани  режимов содержит счетчик, дешифратор и распределитель импульсов, информационный выход счетчика блока формировани  режимов соединен со (Л входом дешифратора, выходы которого соединены со входами распределител  импульсов, первый выход которого подключен-к счетному входу первого счетчика, второй выход распределител  импульсов соединен со входами сброса первого и второго счетчиков и второго сумматора-вычитател , третий выход распределител  импульсов подключен к управл ющему входу Ot) первого сумматора-вычитател , чет .вертый выход распределител  импульсов соединен со входом второго эле- мента задержки и входом записи перСП вого блока пам ти, п тый выход распределител  импульсов подключен к управл ющим входам сдвигового регистра и второго сумматора-вычитател , шестой выход распределител  импульсов соединен с третьими входами первого и второго элементов И, при этом выход второго сумматора-вычитател  и выход второго элемента И  вл ютс  соответственно первым и вто&ым информационными выходами устройства, а счетный вход счетчика блока формировани  режимов  вл етс  тактовым входом устройства.

Description

Изобретение относитс  к вычислительной технике и обработке случайных процессов и может быть использовано в специализированных вычисли тел х быстрых преобразований. Известно .устройство дл  вычислени  коэффициентов Хаара, содержащее генератор тактовых импульсов, комму татор, блок селекции и распределени , инверторы, резисторы, интеграт торы, регистрирующий блок, блок управлени  1 . Недостатками известного устройст ва  вл ютс  наличие таких сложных блоков как интеграторы, а также большое число используемого оборудовани . Наиболее близким к предлагаемому  вл етс  устройство, содержащее преобразователь аналог-цифра, сумма тор-интегратор, сдвиговые регистры сумматоры, работающие на суммирование , сумматоры, работающие на вычитание , элементы И, блок синхронизации 2 . Недостатком данного устройства  вл етс  сложность в изготовлении, т.е. большое число используемого оборудовани . Цель изобретени  - сокращение оборудовани . Поставленна  цель достигаетс  тем, что устройство дл  вычислени  коэффициентов дискретного ntieo6paзовани  Хаара, содержащее блок формировани  режимов, первый и второй сумматоры-вычитатели, первый и второй элементы И, сдвиговый регистр, содержит первый и второй блоки пам ти- , первый и второй счетчи1 и, первый и второй элемен-ты задержки, коммутатор и элемент ИЛИ, информационный выход первого счетчика под .Ключен к адресному входу первого блока пам ти и входу коммутатора, выхо.цы которого соединены с соответ ствующими входами элемента ИЛИ, выход которого подключен к счетному входу второго счетчика, первым входам первого и второго элементов . И и входу первого элемента задержки , выход lioToporo подключен к первому входу первого сумматора-вычитател , выход которого соед1 нен со вторыми входами первого и второго элементов И и первым входом второго су матора-в итател , второй входкото рого подлкючен к информационному выходу сдвигового регистра, информационный вход которого объединен со вторым входом первого сумматоравычитател  и подключен к информационному выходу первого блока пам ти информационный вход которого  вл етс  информационным входом устройст ва и соединен с информационным выходом второго блока пам ти, информационный вход которого подключен к выходу первого элемента И, адресный вход и вход считывани  второго блока пам ти подключены соответственно к информационному выходу второго счетчика и выходу второго элемента задержки,причем блок формировани  режимов содержит счетчик, дешифратор и распределитель импульсов, информационный, выход счетчика блока формировани  режимов соединен со входом дешифратора, выходы которого соединены со входами распределител  импульсов, первыйвыход которого подключен к счетному входу первого счетчика, второй выход распределител  импульсов соединен со входами сброса первого и второго счетчиков и второго сумматрра-вычитател , тре тий выход распределител  импульсов подключен к управл ющему входу первого сумматора-вычитател , четвертый выход распределител  импульсов соединен со входом второго элемента задержки и входом записи первого блока пам ти, п тый выход распределител  импульсов подключен к управл ющим входам сдвигового регистра и второго сумматора-вычитател , шестой выход распределител  импульсов соединен с третьими входами первого и второго элементов И, при этом выход второго сумматора-вычитател  и выход второго элемента И  вл ютс  соответственно первым и вторым информационными выходами уст- ройства, а счетный вход счетчика блока формировани  режимов  вл етс  тактовым входом устройства. На фиг. 1 представлена блок-схема устройства дл  вычислени  коэффициентов дискретного преобразовани  Хаара; на фиг. 2 - функциональна  схема блока формировани  режимов; на фиг. 3 - временна  диаграмма его работы. Устройство содержит блок 1 форми-. ровани  режимов, первый счетчик 2, первый блок 3 пам ти, первый сумматор-вычитатель 4, коммутатор 5, элемент ИЛИ б, первый элемент И 7, второй счетчик 8, второй блок 9 пам ти , сдвиговый регистр 10, второй сумматор-вычитатель 11, второй элемент И 12, регистрирующий блок 13, первый элемент задержки 14, второй элемент задержки 15, счетчик 16 лока 1,дешифратор 17, раз делительные диоды 18 (распределитель импуль- сов), выходы 19 блока 1. Приведем рекуррентные соотношени , позвол ннцие вычисл ть коэффициенты Хаара с.использованием последовательного алгоритма быстрого преобразовани  Хаара. Пусть задан ректор размерности 41 входных данных Запиьчем выражение дл  обобщенных промежуточных сумм преобразова ни  Хаара в виде ,м ... , Eog N - 1; п 1, 2, i 1/2, ... N/2. ,о В выражении ) значени  xj/ представл ют собой значени  входно го вектора дискретных данных, т.е. выборки исходной функции в дискрет ных точках времени. Учитыва  (1) определ ем коэффициенты быстрого преобразовани  Хаара в виде {EogM-i (eogN-4w (у к к «V где m 1, 2, ...,ogN, | а дл  правой части выражени  (2) w m - 1, k 2 j - 1. Коэффициент GO- (свободный член определ ем как ..( „( v +. Заметим, что коэффициенты выражении (2) получаютс  не нормир ванными. Этот факт можно учесть пр синтезе, т.е. доумножать их на ( i2°)Использу  выражени  (1) , (2) и (,3) , записываем более подробно вы лениё коэффициентов дл  N 8. ,Определ ем промежуточные обобще ные , суммы (1) V 1, 1, 2, ..., IV/2 Тогда коэффициенты С.: определ ютс Число операций типа сложени -вычит ни  дд  определени  С,„ равно ни  дд  опр и (б) и в.общем случа 14 (4) , (5) составл ет 2 ( N - 1) . Предлагаемое устройство работае следующим образом. Дискретные значени  исходной фу ции поступают на информационный . вход первого блока 3 пам ти и хран тс  в нем, т.е. по первому адрес хранитс  первый отсчет, по второму второй и т.д. С первого выхода бло ка 1 в первый счетчик 2 поступает сигнал, т.е. егосодержимое становитс  равным 001 (единице). По пер вому адресу из первого блoka 3 пс1М ти считываетс  значение и поступает на вход первого сумматора-вычитател  4, на управл ющем входе которого присутствует сигнал с третьего выхода блока 1. Таким образом , первый сумматор-вычитатель 4 работает в вычитающем режиме. В первый счетчик 2 добавл етс  единица и его содержимое становитс  равным 010 (двум). Из первого блока 3 пам ти считываетс  Значение Xj и на выходе первого сумматора-вычитател  (4) образуетс  разность - . Коммутатор 5 срабатывает, когда в первом счетчике 2 находитс  четное значение адреса, т.е. 2, 4, ... . Сигнал с выхода этого коммутатора через элемент ИЛИ б поступает на первый управл ющий вход первого элемента И 7 и второго элемента И 12. На шестом выходе блока 1 при этом присутствует сигнал , который поступает на вторые управл ющие входы этих элементов И. Заметим, что первый элемент И 7 срабатывает тогда, когда на его втором управл ющем входе отсутствует сигнал , а второй элемент И 12 срабатывает , когда этот , управл ющий сигнал есть., Таким образом, значение разности - с выхода первого сумматора-вычйтател  4 через открытый второй элемент И 12 поступает в регистрирующий блок 13. Из (б) видно , что значение этой разности представл ет собой коэффициент Хаара Сигнал с выхода элемента ИЛИ 6 через второй элемент 15 задержки устанавливает в ноль первый сумматор-вычитатель 4. Второй сумматорвычитатель 11 заблокирован, так как отсутствует управл ющий сигнал с п того выхода блока 1. В первый счетчик 2 оп ть добавл етс  единица и егоЗначение становитс  равным 011 трем). Из первого блока 3 пам ти считываетс  значение , и процесс формировани  коэффициента аналогичен описанному.. После получени  коэффициента С ц блок 1 со своего второго выхода устанавливает схему устройства в исходное состо ние (счетчики и сумматоры в ноль). Затем в первый счетчик 2 снова заноситс  единица (001) . Из первого блока 3 пам ти считываетс  значение х, и поступает на сумматор-вычитатель 4. Затем считываетс  значение , так как в первый счетчик 2 из блока 1 добавлена единица (010). На управл ющем входе сумматора-вичитател  4 отсутствует сигнал с третьего зьрсода блока 1, т.е. сумматор-вычитатель 4 работает в режиме суммировани . Сигнал с выхода

коммутатора 5 (так как в счетчике 2 четный адрес) через элемент ИЛИ 6 поступает на первый вход первого элемента И 7, на втором входе которого отсутствует сигнал с шестого выхода блока 1, Таким образом, переый элемент И 7 открыт и значение промежуточной суммы поступает по первому адресу во второй блок 9 пам ти, так как во втором счетчике 8 записана единица с выхода элемента ИЙИ 6. Этот же сигнал через второй элемент 15 задержки устанавливает в ноль первый сумматор-вычитатель 4. В первом счетчике 2 находитс  в это врем  значение третьего адреса (011) , и считанное значение поступает на сумматор-вычитатель . Процесс обработки повтор етс  до тех пор,- пока в первом счетчике

2не будет двоичное значение, равное восьми (ЮОО) , т.е. адрес последнего . Таким образом, во втором блоке 9 пам ти по первому адресу находитс  значение промежуточной суммы X, , по второму - и т.д. (4

Далее со второго выхода блока 1 схема устанавливаетс  в исходное состо ние, а управл ющий сигнал с четвертого выхода блока ,1 переписывает содержимое второго .блока 9 пам ти в первый блок 3 пам ти. Причем содержимое четвертого адреса xj записываетс  по первому адресу первого блока 3 пам ти, затем содержимое третьего адреса х, записываетс  снова по первому адресу пер вого блока 3 пам ти, а значени  первого адреса этого блока 3 пам ти предварительно переписываютс  по второму адресу и т.д. Таким образом в первом блоке 3 пам ти по первому адресу находитс  значение х;, , по второму - Xj и т.д.

Блок 1 сз нов а засылает в первый счетчик значение (001) и из первого блока поочередно считываютс  значени  , и т,д., т.е. формируютс  промежуточные суммы ху и (5) . Как только значение первого счетчика 2 стает равным четырем 4,100) , т.е. образуютс  две последние промежуточные суммы и блок 1 устанавливает схему в исходное состо ние, а управл ющий сигнал с его четвертого выхода переписывает содержимое второго блока 9 пам ти первый блок 3 пам ти аналогично описанному. Так как по второму адресу второго блока 9 пам ти находитс  значение , то оно поступает по первому адресу первого блока

3пам ти. Предварительно в этом блоке происходит последовательный

сдвиг на один адрес в сторону увеличени  его содержимого, т.е. в пер вом блоке 3 пам ти, начина  с первого адреса, наход тс  значени  промежуточных сумм в следующем пор дке: xf . х( , xW , , , xia . в первый счетчик 2 заноситс  единица (001) и из первого блока 3 пам ти считываетс  значение х,, которое поступает на вход первого сумматоравычитател  4. В сдвиговый регистр 10 это значение на.заноситс , так как отсутствует управл ющий сигнал с п того выхода блока 1. Затем в первом счетчике находитс  значение. два (010) , и из первого блока 3 пам ти считываетс  значение ,которое поступает на первый сумматорвычитатель 4. На п том и третьем выходах блока 1 по вл ютс  управл ющие сигналы, которые позвол ют занести значение x.j в сдвиговый регистр 10, а в первом сумматоре-вычитателе 4 получить разность - ,. т.е. коэффициент С (б). Управл ющий сигнал с шестого выхода блока 1 открывает второй элемент И 12, так как на его первом управл ющем входе присутствует разрешаю-; щий сигнал с выходи элемента ИЛИ б, а в .счетчике находитс  значение два (010) , и коммутатор 5 срабатывает. С выхода второго элемента И 12 значение коэффициента С|( поступает в регистрирующий блок.13. В сдвиговом регистре 10 происходит сдвиг, влево информации на один разр д, т.е. умножение на два, и эта информаци  (2хт) поступает на первый вход второго сумматора-вычитател  11, на второй вход которого с выхода первого сумматора-вычитател  поступает значение разности (xj - х) , Таким образом , с выхода второго сумматора-вычитател  11 снимаетс  значение коэффициента GOI {Со vl 4- 9vU

XS -ь 2х

+ xj) . в первый счетчик 2.

X. Г 5 J ll lj /J3EUia X ил лзаноситс  двоичное значение три{110 и.из первого блока 3 Пам ти считываетс  значение х, , потом при значении в первом счетчике, равном четырем (100) , считываетс  и на выходе первого суг/1матора-вычитател  ,4 формируетс  коэффициент Cjj (б).

По аналогичной схеме формируютс  остальные коэффициенты. После считывани  последнего адреса, т.е. значени  , блок 1 устанавливает схему в исходное состо ние.

Режим работы устройства задает блок 1 (фиг. 2). Счетчик 16 работает в обычном счетном режиме. По мере изменени  его содержимого на выходах дешифратора 17 последовательно по вл ютс  управл ющие сигналы (сначала на первом, потом на втором и т.д.). Эти сигналы .через разделительные диоды 18 (распределитель, импульсов) поступают на соотв.етствующие выходы блока 1 и управл ют рабо-р

той всего устройства. Временна  диаграмма работы блока 1 приведена на фиг. 3.

Таким образом, предлагаемое уст: роист во требует дл  своей реализации меньие оборудовани ,чем прототип.

17

3.6.1.,, 1,2.

фие.З

ппппп,

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ ДИСКРЕТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее блок формирования режимов, первый и второй сумматоры-вычитатели, первый и второй элементы И, сдвиговый регистр, отличающееся тем, что, с целью сокращения оборудования, оно содержит первый и второй блоки памяти, первый и второй счетчики, первый и' второй элементы задержки, коммутатор и элемент ИЛИ, информационный выход первого счетчика подключен к адресному входу первого блока памяти и входу коммутатора, выходы которого соединены с соответствующими входами элемента ИЛИ, выход которого подключен к счетному входу второго счетчика, первым входам первого и второго элементов И и входу первого элемента задержки, выход которого подключен к первому входу первого сумматора-вычитателя, выход которого соединен со вторыми входами первого.и второго элементов И и первым входом второго суммат.ора-вычитателя, второй вход которого подключен к информационному выходу сдвигового регистра, информационный ^!вход которого объединен со вторым входом первого сумматора-вычитателя и подключен к информационному выходу первого блока памяти, информационный вход которого является информационным входом устройства и соединен с информационным выходом второго блока памяти, информационный вход которого подключен к выходу первого элемента И, адресный вход и вход считывания второго блока памяти подключены соответственно к информационному выходу второго счетчика и выходу второго элемента задержки, причем блок формирования режимов содержит счетчик, дешифратор и распределитель импульсов, ин- _с формационный выход счетчика блока © формирования режимов соединен со входом Дешифратора, выходы которого соединены со входами распределителя импульсов, первый выход которого подключен·к счетному входу первого счетчика, второй выход распределителя импульсов соединен со входами сброса первого и второго, счетчиков и второго сумматора-вычитателя, третий выход распределителя импульс сов подключен к управляющему входу первого сумматора-вычитателя, четвертый выход распределителя импульсов соединен со входом второго элемента задержки и входом записи первого блока памяти, пятый выход распределителя импульсов подключен к управляющим входам сдвигового регист ра и второго сумматора-вычитателя, шестой выход распределителя импульсов соединен с третьими входами первого и второго элементов И, при этом выход второго сумматора-вычитателя и выход второго элемента И являются соответственно первым и вторым информационными выходами устройства, а счетный вход счетчика блока формирования режимов является тактовым входом устройства.

   SULσυ Д061151’