SU1458872A1 - Устройство дл умножени на коэффициенты - Google Patents

Abstract

Изобретение относитс  к арифметическим блокам устройств вычисли- . тельной техники   может быть использовано при построении устройств, производ щих умножение на заранее вычисленные коэффициенты, в частности в устройствах цифровой обработки сигналов . Цель изобретени  - расширение функциональных возможностей за счет обработки множимого, представленного в дополнительном коде и в пр мом коде со знаком. Устройство дл  у1чноже- ни  на коэффициенты содержит последовательный сумматор-вычитатель 1,, сдвиговые регистры 2-4, регистры множимого 5, коэффициента 6, 7, коммутаторы 8, 9, счетчик по модулю 2К 10, регистры знаков множимого 11 и коэффициента 12, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13-15, элементы И 16-18, элемент НЕ 19, коммутатор 20, входы 21-28 устройства и выходы 29-3J устройства. Поставленна  цель достигаетс  введением элемента ИСКЛЮЧАЮЩЕЕ ШШ 15, элементов И 17, 18, элемента НЕ 19 и коммутатора 20. 1 ил. (Л

Description

0,00.10,.,. ,,.010

.j .-

010

V

1.

где М, С и Р - целые, причём O CiK-1, (К-ГГ/(С+1) ,

М К-Р (С+1)-.Т, .Выражение в обратных пр №1Х скобках З С обозначает целую часть выражени  в скобках. Результат умножени  При этом формируетс  в до- . полнительном коде,.

Последователыгош сумматор- вычита- тель 1 осуществл ет суммирование (вычитание ) . множимого к (из) сумме частичных произведений, формируемой на его выходе. Эта сумма задерживаетс  на С тактов посредством первого сдвигового регистра 2 и первого коммутатора 8, Конкретна  величина задержки определ етс  кодом первой части коэффициента , который хранитс  в перво регистре 6 коэффициента и поступает на управл ющие входы коммутатора 8, Регистр 5 множимого осуществл ет хранение и потактовый сдвиг множимого, поступающего на второй последо- вательного сумматора-вычитател  1, Третий сдвиговый регистр 4 и второй коммутатор 9 производ т формирование В нулей или единиц (В(Р+2) (С+1)-К) .и К-В младших разр дов множимого,

которые поступают на вычисление в последние К тактов вычислени . Конкретное число нулей (единиц) Б определ етс  кодом второй части коэффициента , который хранитс  во втором регистре 7 коэффициента и поступает на управл кидие входы коммутатора 9, ВиД кода множимого (пр мой или инверс- ный), который используетс  в последних К тактах вычислени , формируетс  элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 13 под управлением сигнала, поступающего с выхода элемента И 17. Элементы ИС- КЛЮЧАЩЕЕ ИЛИ 14, 13, элементы И 16,. 17 и элемент НЕ 19 в з ависимости от знаков множимого и коэффициента, а также состо ни  старшего разр да . счетчика 10 по модулю 2К формируют управл ющий сигнал, определ ющий операцию , выполн емую последовательным сумматором-вычитателем 1. Коммутатор 20 формирует знаковый разр д множимого , первоначально записываемого в регистр 5 множимого.

Устройство работает следукицим образом ,

Рассмотрим работу устройства при поступлении на его вход множимого, представленного в пр мом коде со знаком , В этом случае на управл ющий вход 28 устройства поступает сигнал О. Этот сигнал переводит коммутатор 20 в режим коммутации уровн  О устройства с его второго входа на его выход, закрывает элемент И 17,

в результате чего на выходе элемента НЕ 19 формируетс  сигнал 1, чем разрешаетс  прохождение сигнала с выхода счетчика 10 по модулю 2К через элемент И 16, и разрешает прохождение сигнала через элемент И 18,

В начале каждого цикла вычислени  на установочный вход 26 устройства поступает импульс, который производит обнуление последовательного сумматор а-вы читател  1, счетчика 10 и сдвиговых регистров 2-4, Этим же импульсом производитс  запись множимого с входа 21 множимого в регистр 5 множимого (при этом в его старший знаковый разр д записываетс  значе- . ние нул  с выхода коммутатора 20), первой и.второй частей коэффициента соответственно с входов 23, 24 коэффициента в регистры 6, 7 коэффициента , знака множимого с входа 22 старшего знакового разр да множимого в регистр 11 знака множимого и знака коэффициента в регистр 12 знака коэф 4ициента, Затем на тактовый вход 27 устройства начинают поступать тактовые импульсы, причем их количество в каждом цикле умножени  равно 2К.

В случае, если знаки множимого и коэффициента одинаковые, то одноименные сигналы, поступающие на входы элемента ИСК)1ЮЧАЮШЕЕ ИЛИ 15 с выхода регистра 12 знака коэффициента и через элемент И 18 с выхода регистра 11 знака множимого, генерируют на выходе элемента ИСКЛЮЧАЩЕЕ ИЛИ 15 сигнал О, который переводит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в режим повторител , В результате этого сигнал с выхода старшего разр да счетчика 10 по модулю 2К без изменени  проходит на управл ющий вход последовательного сумматора-вычитател  1, Поэтому последний работает в режиме суммировани  первые К тактов вычислени , а последние К тактов вычислени  - в режиме Ъычитани , Если же знаки множимого и коэффициента будут различны№1, то режи№1 работы последовательного сум- .матора-вычитател  1 будут противоположными , чем рассмотренные выше,

С началом поступлени  тактовых импульсов в регистре 5 множимого производитс  пот акт о вый сдвиг ьшожимого, которое, начина  с младшего разр да, поступает на второй вход последовательного сумматора- вычитател  1 и в зависимости от сигнала на его управл ющем входе суммируетс  или вычита-. етс  из значени  суммы частичных произведений , котора  поступает на первый вход последовательного сумматора- вычитател  1 с его же выхода, но задержанна  на С тактов в сдвиговом регистре 2 и коммутаторе 8,

По мере выхода из регистра 5 мно - 0 жимого старших разр дов множимого в него на освободившеес  место с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13, который в данном случае работает в режиме повторител , вновь записываетс  зна- 5 чение множимого. Причем в св зи с i .. тем, что в начале каждого цикла умножени  сдвиговый регистр 4 обнул етс , между старшим разр дом первоначально записанного множимого и младшим раз- 0 р дом вновь записываемого числа будет сформировано В нулей (В.ЬО), В результате после первых К тактов вычислени  в регистре 5 множимого будет сформировано число, состо щее из 5 В нулей и К-В бит мпадших разр дов ffloжимoгo, Это число в течение пос-- ледних К тактов вычислени  поступает на второй вход последовательного сумматора-вычитател  1,

0 В течение 2К тактов вычислени  с Ъыхода младшего ра зр да сдвигового регистра 2 по последовательный выход 31 результата устройства последовательно поступают 2К бит результата с умножени  в последовательном коде. Последние К тактов вычислени  с выхода старшего разр да сдвигового per гистра 2 в сдвиговый регистр 3 переписываютс  К младших разр дов произ- 0 ведени , В результате в конце каждого цикла умножени  в сдвиговом регистре 3 оказываютс  сформированные К младших разр дов произведени , которые поступают на выход 30 младших разр - 5 дов результата устройства, а в сдвиговом регистре 2-К старших разр дов произведени , которые поступают на выход 29 старших разр дов результата устройства,

0

Claims (1)

1. Формула изобретени 

   Устройство дл  умножени  на коэффициенты , содержащее первый и второй 5 коммутаторы, первый, второй и третий сдвиговые регистры, счетчик по модулю 2К (к - разр дность множимого и коэффициента), первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый эле10

   15

   20

   мент И, первый и второй реп1стрь ко- эффициента, регистр множимого, регистр знака шожимого, регистр знака коэффициента и последовательный сум- матор-вычитатель, выход которого соединен с информационным входом первого сдвигового регистра, разр дные выходы которого соединены соответственно с информационными входами первого коммутатора и выходами старших разр дов результата устройства, последовательный выход разр дов результата которого соединен с выходом младшего разр да результата первого сдвигового регистра, выход старшего разр да результата которого соединен с информационным входом второго сдвигового регистра, разр дные выходы которого соединены с выхрдами младших разр дов результата устройства, первый и второй входы коэффициента которого соединены соответственно с информационными входами первого и второго регистра коэффициента, разр дные выходы которых соединены соответственно с управл ющим входом первого и второго коммутаторов, выход первого коммутатора соединен с первым информационным входом последовательного сумматора--вычитател , второй информационный вход которого соединен с выходом регистра множимого , информационным входом третьего сдвигового регистра и первым информационным входом второго коммутатора, вь1ход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информаци-. онным входом регистра множимого, ус- таноцочные входы которого, кроме первого , соединены соответственно с вхо- v дами разр дов мнош7мого, кроме старшего знакового разр да устройства, вход старшего знакового разр да множимого которого соединен с информационным входом регистра знака множимого , вход разрешени  записи которого соединен с входами разрешени  за1А5887 .6

   чика по модулю 2К и последовательного сумматора-вычитател  и входом ус- тановки устройства,тактовый вход которого соединен с тактовыми входами регистра множимого, первого, второго и третьего сдвиговых регистров, счетчика по модулю 2К и последовательного сумматора- -вычитател , управл ющий вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом первого элемента И, рервый вход которого соединен с выходом старшего разр да счетчика по модулю 2К, каждый информационный вход второго коммутатора, начина  со второго, соединен соответственно с разр дными выходами третьего сдвигового регистг- ра, начина  с первого разр да, вход знака коэффициента устройства соединен с информационным входом регистра знака коэффициента, отличающеес  тем, что, с целью расшире- 25 ни  функциональных возможностей за счет обработки множимого, представ-: ленного и в дополнительном коде и в пр мом коде со знаком, в него введены третий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй и третий элементы И, элемент НЕ и третий коммутатор, цервый и второй информационные входы которого соединены соответственно с. входами старшего знакового разр да множимого и 35 нулевого потенциала устройства, управл ющий вход которого соединен с управл ющим входом третьего коммутатора , цервым входом второго элемента И и инверсным входом третьего элемента И, пр мой вход которого соединен с выходом регистра знака множимого и вторым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 45 и входом элемента НЕ, выход которого соединен с вторым входом первого элемента И, первый и второй входы третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соедине30

   40

   ны с выходами третьего элемента И и

   пи си первого и второго регистровкоэф-50 регистра знака коэффициента, а вы- фициента, регистра множимого и ре-ход - с вторым входом второго элегистра знака коэффициента и входамимента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход третьеустановки в 0 первого, второго иго коммутатора соединен с первым устретьего сдвиговых регистров, счет-тановочным входом регистра множимого.