SU1443002A1

SU1443002A1 - Устройство дл быстрого преобразовани Уолша-Адамара

Info

Publication number: SU1443002A1
Application number: SU874259535A
Authority: SU
Inventors: Лев Алексеевич Гнатив; Ярослав Евстахиевич Визор; Геннадий Яковлевич Ширмовский; Мирон Алексеевич Гнатив
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1987-05-04
Filing date: 1987-05-04
Publication date: 1988-12-07

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл спектрального и коррел ционного анализа слу- чайньк процессов, цифровой обработки сигналов, цифровой фильтрации, сжати информации и в технике св зи. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс за счет того, что в состав устройства вход т коммутаторы 1-4, регистры сдвн-- га 5-8, коммутаторы 9-14, сумматор- вычитатель 15, коммутаторы ,16-19, регистры сдвига 20-23, коммутатор 24, S блок синхронизации 25, входы устройства 26-29. 4 ил. (Л

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл спектрапьного и коррел ционного анализа случайных процессов, цифрпвдй обработки сигналов , цифровой фильтрагщи, сжати m-r- фпрмации, в технике св зи и т,д„

Цель изобретени - повышение быст родействи устройства за счет парал- лельного занесени промежуточ -1ых да чных в регистры сдвига и оргакизац к регистров сдвига путем их разбивки на четыре регистра сдвига в группа, позвол гощей исключить одно- тактные задержки входных м прэыеку- точных данных.

На фиг, 1 представлена фун адионал на схема устройства быстрого преобразовани Уолша-Л,цамараJ на ф-1Г,2 - схема блока синхронизации; на фиг.З- схема формировател импульсов;, на фиг 4 временна .диаграмма работы устройства дл .

Устройство (фиг 1 ) содерж гт ком- мутаторы -4, регистры 5-8 сдчига, коммутаторы 9-14 (две группы), cyt-i матор-вьтитатель 15 коммутаторы 6- 19, регистры 20-23 сдвига, копмутато . 24, блок 25 синхронизации, вх(ды

26-29 устройства.

Блок 25 синхронизации (фиг. 2) содержит счетчкк 30, .формирователь 31 импульсов J элемент И 32, элемсшты НЕ ЗЗ-Зб, элементы И 37-46 элементы ИЖ 47 и 48э элементы И 49 и 50, элементы ИЖ 51, элемент НЕ 52 элемент ИЛ 53j элементы И 54--585, элемент ИЛИ 59 элемент И 60-6 2, элемент Й.ПИ бЗр эле меНт И 64; элементы ИЛИ 65-72,

Формирователь 31 импульсов (фиГоЗ содержит регистр 73 сдвига j вь читаю- щнй счетчик 74,, элемент И-НЕ 75 и эл мент НЕ 76,

Устройство работает следз/тор гм образом ,

Последовательность Хд,,,, -sXtj. отс:четов входного сигнала с ч;4стотой тактовых импульсов через коммутатор I, управл емый с второго вьгхо1:;а бюр- М1 ровател 31 импульсов блока 25 управлени сигналом 4 (фиг. 4;. поступает на вход коммутатора .:, При этом коммутатор 1 включен на грем поступлени отсчетов Хд- х в аэдкого сигнала,

В четные такты ( - (N-2:3 где ,j - номер тактового импульса) чере

вькоды коммутаторов 2 и 3 значени первой половины четных отсчетов

входного сигнала х

о л

В/4

занос тс в регистр 5 сдвига, а значени второй половины четных отсчетов входного сигнала ,., через выход коммутатора 2 и выход коммутатора 3 в четные такты занос тс в регистр 6 сдвига Аналогично в нечетные такты (N-l) значени чторой половинь нечетных отсчетов акодного сигнала Х; х s .. . ,х ;2 |Через выход коммутатора 2 и выход коммутатора 4 занос тс в регистр 7 сдвига, а втора половина нечетных отсчетов входного сигнала , рез выход коммутаторов 2 и гистр 8 сдвига.

Э

Д

v- чев ре0

5 0

0

-

5

При этом коммутатор 2 управл етс сигналом с выхода первого (младшего ) разр да счетчика 30 блока 25 синхронизации, а коммутаторы 3 и 4 - сигналом с выхода (п)-гс разр да счетчнка 30 Регистры 5-8 сдвига уп равл ютс соответственно сигналами 7-10 (фиг, 4) с выходов элементов ИЛИ 65-68 блока 25 синхронизации (фиг. 2).На прот жении N/2 тактов (от N до 3/2 N) выполн етс перва итераци преобразоваш4 . При этом в четные такты начина с N-ro такта, происходит синхронно сдвиг информации в регистрах 5 и 6 сдвига, а в нечетные такты - сдвиг информации в регистрах 7 и 8 сдвига.

В четные такты из регистров 5 и .6 сдвига на входы сумг 1атора-вьгчитател 15 через первые входы коммутаторов 9, 10, 13 и 14 постзшают значени четных отсчетов сигнала. В нечет- Hbie такты, на входы с умматора-вычитате-- л 15 через входы конмутаторо:-г 1 I и 12 и входы KOt iMyTaTopoa i3 и i ; , ступают значени нечетг-ых отсчетов сигнала, которые содержатс в регистрах 7 и 8 сдвига. Коммутаторы 9-12 упра.;8ЛЯ1отс сигналом 6 (фиг. 4) с выхода элемента ИЛИ 63 блока 25 син:;с ронйзации, а в:оммутаторы 3 и 1ч- - сигналом с выхода первого (, младизет-с , разр да счетчш а 30 блока 25 синхро низации, В каждом такте на выходе сумматора-вычитател i5 Б соответствии с графом преобразовани фс рмиру- ютс суммы ,,() 05 i , 2, . , . ,N/2-1 i перва половина котг1рых через вхо . коммутаторов 16 и 18 з носитс в регистр 20 сдвига, а втора половина сумм через выходы коммутаторов 16 и 18 заноситс в регистр 21 сдвига, Од- новременко с этим в каждом такте на втором выходе сумматора-вычит тел

15формируютс разности x: xJ4Nf, которые аналогично суммам через выходы коммутаторов 17 и 19 занос тс сначала в регистр 22 сдвига, а затем че- рез выход коммутатора 19 в регистр 23 сдвига.

При этом управление коммутаторами

16и 17 осуществл етс сигналом с выхода п-го (старшего) разр да счетчика 30 блока 25 синхронизации, а управление коммутаторами 18 и 19 - сигналом с выхода (n-l)-ro разр да счетчика 30. Управление регистрами 2023 сдвига осуществл етс соответст- венно сигналами 11-14 (фиг. 4) с вьошдов элементов ИЛИ 69-72 блока 25 синхронизации.

В течение следующих N/2 тактов (от 3/2 N до 2 N) вьтолн етс втора итераци преобразовани . При этом на входы сумматора-вычитател 15 в четные такты (начина с 3/2 N-ro такта ) через входы коммутаторов 9 и Ю и входы коммутаторов 13 и 14 поступают данные регистров 20 и 21 сдвига, а в нечетные такты через входы коммутаторов 11-14 на входы сумматора-вы- читател 15 поступают данные из регистров 22 и 23 сдвига. На вЫход коммутатора 16 в каждом такте вывод тс суммы Xj(j)(j+N/2), где (N/ /2-1), сформированные на выходе сум- матара-вычитател 15, перва половина которых через выход коммутатора 3 заноситс в регистр 5 сдвига, а ра половина сумм через выход коммутатора 3 - в регистр 6 сдвига. Одновременно с этим в каждом такте на выход коммутатора I7 вьгоод тс раз- ности Х2(5 )( J+N/2), сформированные йа выходе сумматора-вычитател 15, перва половина которых через выход коммутатора 4 заноситс в регистр 7 сдвига, а втора половина разностей через выход коммутатора 4 - в регистр 8 сдвига,

В течение следуюпо1х N/2 тактов (от 2 N до 5/2 N) данные из регистров 5-8 сдвига поступают на входы сумма- тора-вычитател 15, а результаты (сумма и разность), полученные в каждом такте на выходах сумматора-вычитател 15-, занос тс в регистры 20-23 сдвига и т.д., пока не выполн етс п итераций преобразовани . На последней п-й итерации преобразовани в течение N/2 тактов, начина с M+(n-l)N/2 -го такта, на выходах сумматора-вычитател 15 формируютс коэффициенты х(0)- х() преобразовани Уолша-Адамара, которые в зависимости от числа п итераций преобразовани попарно занос тс в соответствующие регистры сдвига В случае, если п - четное число, то коэффициенты преобразовани занос тс в регистры 5-8 сдвига, а если п - нечетное , то в регистры 20-23 сдвига, Таким образомд последн пара коэффициентов х(К-2), x(N-l) преобразовани в зависимости от четности числа п заноситс соответственно в регистры 6 и В сдвига или в регистры 21 и 23 сдвига на (N+nN/2-l)-м такте,

Последовательное считывание коэффициентов преобразовани из регистров сдвига производитс через коммутаторы 9-14 и 24 во врем занесени значений отсчетов сигнала из последующей выборки. Считьюание коэффициентов преобразовани из регистров 5-8 или 20-23 сдвига производитс передними фронтами импульсов сигналов 7-10 или 11-14 (фиг. 4),а занесение значений отсчетов сигнала в регистры 5-8 сдвига - задними фронтами импульсов этих сигналов. При этом первый коэффициент х(0) преобразовани получаетс на (N+nN/2)-M такте на выходе коммутатора 24, управл емого сигналом 5 (фиг. 4) с выхода элемента И 35блока 25 синхронизации , а последний коэффициент x(N-l) преобразовани - иа (2N+nN/ /2-1)-м такте.

Блок 25 синхронизации работает следуюш вд образом.

Запуск блока 25 управлени производитс потенциалом логического О, который подаетс на вход 28 блока 25 синхронизации и запускает формирователь 31 импульсов. При этом на втором выходе формировател 3Uимпульсов формируетс положительный импульс сигнала 4 (фиг. 4), который по переднему фронту сбрасывает счет-. .чик 30 в нулевое состо ние. По при- ходу тактовых импульсов f-r (фиг, 4) на счетный вход 27 счетчика 30 на . выходах первого (младшего), (п-1)-и п-го разр дов счетчика 30 формируютс

сигналы управлени 1-3. По приходу сигнала Т с выхода (n-l)-ro разр да счетчика 30 на первый вход формировател 3 импульсов на втором вьп:оде формировател 31 импульсов формируетс сигнал 4 (фиг. А). Сигнал 4 через элемент И 32 формирует сигнал 5 (фиг. 4). Сигнал 6 формиГ уетс в зависимости от четности числа п. iri В случае, если п -. нечетное число, т.. на первом выходе формировател 31, импульсов, на выходе D, первого; (мла,;- шего) разр да вычитающего счетч даа 74 (фиг. З), находитс потенциал логической I, который разрешает прохождение через элемент И 62 сигналs б формируемого на выходе элемента И 46 с помощью инверсных сигналов 4 и 3, В случае, если п - четное числоg 20 то на первом выходе формировате г 3i импульсов находитс потенциал логического О, который через элемент НЕ 52 разрешает прохождение

исходном состо нии на информационных входах D,-D, регистра 73 сдвига уста навливаетс код 1100 дл формировани импульсов длительностью 2Тд, котора , получаетс по приходу третьего импуль са сигнала Тд, а на входе У последовательного занесени регистра 73 сдв га посто нно присутствует высокий потенциал (логическа 1).

По приходу сигнала с периодом Т -N/2 из выхода (п-1)-го разр да счет ji-nca 30 блока 25 синхронизации на счетный вход С параллельного зане- 5 сани регистра 73 сдвига по заднему рронту первого импульса сигнала Т н выходах 1-4 регистра 73 сдвига устанавливаетс код 1100о Потенциалом логического О с выхода четвертого (старшего) разр да регистра 73 СДВИГ в вычитающий счетчик 74 параллельно заноситс двоичный код числа п итераций преобразовани , который -устано лен на информационных входах D, -D„

элемент И 64 сигнала формиз1уемо-- 5 1-:ычитающего счетчика 74. При этом на

уходе элемента НЕ 76 итенциал логической

го с помощью сигнала и сипгала

устанавливаете 1

Так как на управл ющем входе V

(дл случа , когда п - нечетное число) на выходе элемента ИЛИ 53. При зтом дл четного числа п на интервале

считывани коэффициентов преобразова- ЗО низкий потенциал (логической ни сигнал 6 имеет потенциал .л оги- на выходе посто нно присутствуе ческой,1, который переключает коммутаторы 9-12 дл считывани ко:51|1фици-- ентов преобразовани с регистров 5-8 v сдвига, так как при четном п коэ1|)фи- нему фронту импульса сигнала Т

О)

циенты преобразовани наход тс в регистрах 5-8 сдвига. Остальные сигналы 7-14 формируютс на вькодах -элементов ИЛИ 65-72 с помощью пр мых и инварс- ных сигналов 1-4.

Фop mpoвaтeль 31 импульсов раЗота- ет следующим образом.

Перед запуском фррмкровател иа информационных входах Cj-Dfj вычитшэще- го счетчика 74 устанавливаетс ддюич- ный код числа п итераций преобразовани . Запуск формировател , 31 сов осуществл етс потенциалом логического О, который подаетс на перрегистра 73 сдвига устанавливаетс

и

высокий потенциал, то по приходу второго импульса сигнала Т на счетный вход С, регистра -73 сдвига (по задна

«ГО-выходах происходит сдвиг вправо ранее занесенного параллельного кода 1100. На вькодах,регистра 73 сдвига получаетс код 1110, т.е, состо ние

О старшего разр да на выхода не изменилось и равно логическому О, что не разрешает запускать вычитающий г.четчик 74 .

С приходом очередного, третьего

- импульса сигнала Т,, гго заднему фрокгу на выходе четвертого (старшего) разр да регистра 73 сдвига после очередного сдвига вправо устанавливает с потенциал логической 1, которьй запускает вычитающий счетчик 74,. Яри этом счетчик 74 начинает вычи- ;;aTbj а на выходе элемента НЕ 76 ус- гакавлизаетс потенциал логическо- го о.

вый вход 28 элемента И-НЕ 75р та): как в исходном состо нии на выходе Р„ обратного переноса вьгчитающего счетчика 74 находитс потенциал логической 1, который поступает на второй вход элемента И-НЕ 75, При этом на выходе элемента И-НЕ 75 устанавливаетс потенциал логической I, который поступает на управл ющий вход V парш пель- кого занесени регистра 73 сдвига:- F

исходном состо нии на информационных входах D,-D, регистра 73 сдвига устанавливаетс код 1100 дл формировани импульсов длительностью 2Тд, котора , получаетс по приходу третьего импульса сигнала Тд, а на входе У последовательного занесени регистра 73 сдвига посто нно присутствует высокий потенциал (логическа 1).

По приходу сигнала с периодом Т -N/2 из выхода (п-1)-го разр да счет- ji-nca 30 блока 25 синхронизации на счетный вход С параллельного зане- сани регистра 73 сдвига по заднему рронту первого импульса сигнала Т на выходах 1-4 регистра 73 сдвига устанавливаетс код 1100о Потенциалом ло. гического О с выхода четвертого (старшего) разр да регистра 73 СДВИГЕ в вычитающий счетчик 74 параллельно заноситс двоичный код числа п итераций преобразовани , который -установлен на информационных входах D, -D„

1-:ычитающего счетчика 74. При этом на

устанавливаете 1

Так как на управл ющем входе V

О низкий потенциал (логической на выходе посто нно присутствуе v нему фронту импульса сигнала Т

О)

0

регистра 73 сдвига устанавливаетс

и

С приходом очередного, третьего

- импульса сигнала Т,, гго заднему фрокгу на выходе четвертого (старшего) разр да регистра 73 сдвига после очередного сдвига вправо устанавливаетс потенциал логической 1, которьй запускает вычитающий счетчик 74,. Яри этом счетчик 74 начинает вычи- ;;aTbj а на выходе элемента НЕ 76 ус- гакавлизаетс потенциал логическо- го о.

После прихода импульса сиг5

нала Тд на счетный вход С регистра 73 сдвига на выхлде Р„, братного ле- ианоса вьгаитающего счетчика 74 фс-рк - С Уетс отрицательный и шульС;, который

через элемент И-НЕ 75 потенциалом логической 1, поступающим на вход V регистра 73 сдвига, устанавливает на его выходах параллельный код 1100. При этом низкий потенциал на выходе четвертого разр да регистра 73 сдвига устанавливает на выходе элемента НЕ 76 высокий потенциал.

Claims

Формула изобретени

Устройство дл быстрого преобразовани Уолша-Адамара, содержащее шесть коммутаторов, первый, второй и тре- тий, регистры сдвига, блок синхронизации и сумматор-вычитатель, выход первого коммутатора подключен к информационному входу второго коммутатора , выходы суммы и разности сумма- тора-вычитател подключены к информационным входам соответственно третьего и четвертого коммутаторов, первый выход четвертого коммутатора подключен к информационному входу п того :- Ммутатора, первый выход которого эдключен к информационному входу первого регистра сдвига, выход шестого -коммутатора вл етс информационным , выходом устройства, информацион- ным входом которого вл етс информационный вход первого коммутатора, отличающеес тем, что, с целью повышени быстродействи , в него введены четвертый, п тый, шестой , седьмой и восьмой регистры сдвига , с седьмого по п тнадцатый коммутаторы , причем первый выход второго коммутатора и второй вход третьего коммутатора подключены к информацион- ному входу седьмого коммутатора, пер- вьй выход которого подключен к информационному входу второго регистра :р:вига, выход которого подключен к ларвому информационному входу восьмо- го коммутатора, выход которого подключен к первому информационному входу дев того коммутатора, выход которого подключен к первому входу сумма- тора-вычитател и первому информационному входу шестого коммутатора, первый вход третьего коммутатора подключен к информационному входу дес того коммутатора, первый и второй вы- коды которого подключены к информационным входам соответственно третьего и четвертого регистров сдвига, вы- г:;;-ды которых подключены соответственно- к в.торому информационному входу

с 0

0 5 Q Q

5

0

5

восьмого коммутатора и второму информационному входу одиннадцатого татора, быкод которого подключен к первому информационному входу двенадцатого коммутатора, выход которого подключен к второму входу сумматора- вычитател и второму информационному входу шестого коммутатора, вторые выходы второго и четвертого коммутаторов подключены к информационному входу тринадцатого комьгутатора, первый . и второй выходы которого подключены к информационным входам соотвртствен- но п .того и шестого регистров сдвига, выходы которых подключены к первым информационным входам соответственно четырнадцатого и п тнадцатого коммутаторов , выходы которых подключены к вторым информационным входам соответственно дев того и двенадцатого коммутаторов, второй выход седьмого коммутатора подключен к информацион- ному входу седьмого регистра сдвига, выход которого подключен к первому информационному входу одиннадцатого коммутатора, выходы первого и восьмого регистров сдвига подключены к вторым информационным входам соответственно четырнадцатого и п тнадцатого коммутаторов, второй выход п того коммутатора подключен к информационному входу восьмого регистра сдвига, первый выход блока синхронизации подключен к управл ющим входам второго, дев того и двенадцатого коммутаторов, второй выход блока- синхронизации подключен к управл ющим входам п того, седьмого, дес того и тринадцатого коммутаторов, третий выход блока син- .хронизации подключен к управл ющим входам третьего и четвертого коммутаторов , четвертый и п тьй выходы блока синхронизации подключены к управл ющим входам соответственно первого и шестого коммутаторов, шестой выход блока синхронизации подключен к управл ющим входам восьмого, одиннадцатого , четырнадцатого и п тнадцатого коммутаторов, седьмой, восьмой, дев тый и дес тый выходы блока синхронизации подключень: к тактовым входам соответственно второго, седьмого п того и шестого регистров сдвига, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый выходы блока синхронизации подключены к тактовым вхо- дам соответственно третьего, четвертого ,, первого и восьмого регистров

сдвига, а тактовый вход, вход запус- соответственно тактовым входом, вхо- ка и вход задани размера преобразо- Дом запуска и входом задани размера вани блока синхронизации вл ютс преобразовани устройства.

Фие.д

Р

1

Фаг.