SU1446627A1 - Устройство цифровой фильтрации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам цифровой фильтрации, ос-тЖ нованным на методе свертки с использованием теоретико-числовых преобразований . Целью изобретени   вл етс  повьшение быстродействи  за счет параллельной обработки данных. Устройство содержит блоки пр мого 1 и обратного 2 преобразований, сумматор 3, блок 4 управлени , блок 5 пам ти коэффициентов , умн ожитель 6, первый 9 и второй 10 блоки пам ти, коммутатор 8, сумматор 7 по модулю q, буферную пам ть 15, узел 12 циклического сдвига, сумматор 11 по модулю q, буферную пам ть 21, узел 18 циклического сдвига, сумматор 17 по модулю q. 3 з.п. ф-лы, 2 ил., 1 табл. ел о MTfiHT „ ttn)i г Ф «м./

Description

Изобретение относитс  к вычислительной тexни e, в частности к устройствам цифровой фильтрации, основанном на методе свертки с использованием теоретико-числовых преобразований (ТЧП) .

Цель изобретени  - повьпиение бысродействи  за счет параллельной обработки данных.

На фиг,1 представлена структурна схема устройства цифровой фильтрации; на фиг.2 - структурна  схема блока управлени .

Устройство цифровой фильтрации содержит блок 1 пр мого теоретико- числового преобразовани , блок 2 обратного теоретико-числового преобразовани , сумматор 3, блок 4 управлени , блок 5 пам ти коэффициентов , умножитель 6, сумматор По модулю q 7, коммутатор 8, блоки 9 и 10 пам ти.

Блок 1 пр мого теоретико-числового преобразовани  содержит сумматор 11 по модулю q, узел 12 Щ1К- лического сдвига, содержащий N циклических сдвиговых регистров 13,-13 и N ключей 14,-14 буферную пам ть 15, содержащую N регистров 16,-16|ц,

Блок 2 обратного теоретико-числового преобразовани  содержит сумматор 17 по модулю q, узел 18 циклического сдвига, содержащий R циклических сдвиговых регистров 19(-19к и R ключей 204-20R, .буферную пам ть 21, содержащую R регистров 22,-22к.

Блок 4 управлени  содержит так- товьм генератор 23, счетчик 24 адресов пам ти, элемент НЕ 25, пам ть 2.6, счетные триггеры 27-29, счетчик 30 адресов.

Функционирование устройства циф- ровой фильтрации, основано на свертке дискретных сигналов Х (т О, 1, ... ,0°) с взвешивающими коэффициентами hp (р О, 1i..., Р-1) посредством теоретико-числовых преобразований (ТЧП) по методу суммировани  с перекрытием.

Пр мое ТЧП последовательности Хи (п О, 1, ..., N-1) имеет вид:

s-r

XK(( ЦХп об - ))

П сО

где S - длина ТЧП,

k (0,1, ..., S-1).

(1)

Двойные скобки означают, что сумма должна быть вычислена по модулю q (mod q) .

Обратное преобразование определ етс  следующим образом: S- .L

где

е е

(2)

X« ((.fti )),

KtO

(О, 1, ..., S-1), S должно иметь обратное S по мо- .,-1

-i

дулю q и удовлетвор ть Sх S 51,

mod (

Свойство цикличности свертки позвол ет непосредственное вычисление S-точечной свертки заменить вычислением двух пр мых ТЧП последовательностей Х и hp:

X,.s((T-X)),

H,,H((T-h.

S- ))

(За) (36)

i| .4i- lips-покомпонентных произведений в области преобразовани :

.Y, ((X..®HJ) (4)

К

одного обратного ТЧП:

E((T

-)

Y,)).

(5)

0

5

5

0

5

0

Матрицы Т и Т в вьфажени х (За, Зб) составлены из коэффициентов ei и , вз тых по modq.

Целые числа вида q , m - простое, есть числа Мерсенна. Существуют т-точечные ТЧП с корнем й6 2 и 2т - точечные ТЧП с корнем об -2, не требующие операций умножени . В обоих случа х умножение числа на et или uf. в выражени х (За, 36) и (5) сводитс  к сдвигу числа соответственно на n-k и e-k разр дов, влево или вправо.

В данном устройстве цифровой фильтрации дл  свертки последовательностей Х (т О, 1, ...,00 ) и hp (р О, 1, ..., Р-1) применен метод суммировани  с перекрытием, вследствие чего последовательность Х условно раздел етс  на секции Х., j (п О, 1, ..., N-n -j О, 1, ...,оо) кажда  секци  сворачиваетс  с после - довательностью hp посредством ТЧП по модулю чисел Мерсенна, а перекрывающиес  отсчеты свертки с двум  соседними свертками Yg ,, и , складьшаютс .

То обсто тельство, что свертка методом суммировани  с перекрытием требует выполнени  циклических (N+ +Р-1) - точечньк сверток, учитываетс  при выборе S и q в вьфаж ени х (1) и (3), где S должно удовлетвор ть равенству:

S(N+P-1)M, при et 2 1 S(N+P-1)2M, при о6 -2J

При вьиислении свертки посредст- вом ТЧП по модулю чисел Мерсенна все вычислени  производ тс  над последовательност ми целых чисел и результаты свертки получаютс  по mod q без ошибок округлени . Однако значение q должно гарантировать, что результаты Yg свертки последовательностей (п 0, 1,..., N-1, р О, 1, ..., Р-1), вьиисленной по modq, и результаты свертки Y этих же последовательностей будут равны. В кольце целых чисел с операци ми по modq (q ) обычные целые числа могут быть представлены однозначно , если их абсолютное значение меньше q/2 и масштаб чисел последовательобностей Х и hn выбираетс  таким С

разом, чтобы (Y) никогда не превышало q/2.

Арифметика по модулю q 2 -1 известна как арифметика в обратных кодах . Отсчеты hp перед выполнением теоретико-числовых преобразований представл ютс  в обратных кодах. В дальнейшем, при выполнении пр мого преобразовани , умножени , обратного преобразовани  все операции над числами выполн ютс  без учета знака, вследствие чего результаты свертки посредством ТЧП по модулю чисел Мерсенна будут всегда целыми и условно положительными.

Соответствие результатов обычной свертки последовательностей Х и h и свертки посредством ТЧП по модулю чисел Мерсенна (q 2 -1) обеспечиваетс  следующим образом:

если О Y.

q-1

то Y н Y,

е

если

q-1

Yg q, то ,

что достаточно просто реализуетс  в обратных кодах. Дл  определени  действительного знака и результатов свертки, из результатов свертки, вычисленных посредством ТЧП по модулю

чисел Мерсенна, достаточно к двоичному коду Yg добавить знаковый разр д и записать в него состо ние старшего (М-1)-го разр да.

Работа устройства цифровой фильтрации , использующего ТЧП по модулю чисел Мерсенна, осуществл етс  следующим образом. Входные отсчеты Х (т О, 1, ...,00 ) условно разделенные на секции Х„ (т О, 1,..., ..., N-1; j 0, 1, ...,оо), последовательно поступают на вход блока 1

10 пр мого преобразовани  и стробирую- 1Щ1МИ импульсами с первого выхода 31 блока 4 управлени  на входы синхронизации регистров 15 буферной пам ти, одновременно сдвигающими двоичное

15 число с выхода каждого i-го регистра в ((1+1)-й регистр (i 1, 2,..., ..., N)), записываетс  в первьй регистр 16 буферной пам ти 15. После записи (N-l)-ro отсчета j-й секции

20 X „ сигналом с второго выхода 32 блока 4 управлени  на управл ющие входы ключей узла 12 циклического сдвига состо ние выходов каждого i-ro регистра 15 буферной

25 пам ти записываетс  в соответствующий i-й регистр циклического сдвига (i 1, 2, ..., N) узла 12 циклического сдвига.

Каждый i-й регистр циклического

30 сдвига узла 12 циклического сдвига блока 1 пр мого преобразовани  циклически сдвигает двоичное число за один такт на (N-i) разр дов влево. Вычисление компонентов вектора

Х согласно вьфажению (За) осуществл етс  следуюпщм образом. Компонент Хд получаетс  в результате суммировани  входных данных X с выходов регистров 13,-13ц циклического сдвига узла 12 циклического сдвига на сумматоре 11 по mod q. Вычисление каждого из следующих компонентов вектора X(X,, Х, ..., X(-,)) осуществл етс  путем однократного, многоразр дного сдвига данных в узле 12 циклического сдвига и суммировани  результатов сдвига на сумматоре 11 по fflodq. Одновременный сдвиг данных осуществл етс  подачей стробирующе- го сигнала с третьего выхода 33 блока 4 управлени  на входы синхронизации регистров циклического сдвига узла 12 циклического сдвига. Обнуление регистров циклического сдвига узла 12 циклического сдвига производитс  сигналом с четвертого выхода 34 блока управлени  4.

Каждый вычисленный компонент век

тора X

ко

с выхода блока 1 пр мого

преобразовани  и соответствующий ему компонент вектора Н, считанный из блока 5 пам ти коэффициентов стробом выборки с седьмого выхода 35, по адресу с шестого выхода 36 блока 4 подаютс  на соответствующие входные шины умножител  6 и тактирующим импульсом с п того выхода 37 блока 4, записываютс  во входные регистры умножител  6. Результаты умножени  Y , приведенные по модулю q на сумматоре 7 по mod q стробирующими импульсами с восьмого выхода 38 блока 4 на входы синхронизации регистров 21 буферной пам ти одновременно сдвигающими двоичное число с выхода каждого К-го регистра в (К+1)-й регистр (К 1, 2, ... R), записываютс  в буферную пам ть 21.

После записи (S-l)-ro отсчета j-й секции YH (К О, 1, ..., S-1; j 0, 1,,..,оо) сигналов с дев того 39 .выхода блока 4 на управл ющие входы узла 18 циклического сдвига сое- то ние выхода каждого К-гр регистра 21 буферной пам ти записываетс  в соответствующий К-й регистр циклического сдвига (К 1, 2, ..., R) узла 18 циклического сдвига. Каждый К-й регистр циклического сдвига узла 18 циклического сдвига блока 2 обратного преобразовани  циклически сдвигает двоичное число за один так на (R-K) разр дов вправо. Обнуление регистров циклического сдвига узла 21 циклического сдвига производитс  сигналом с одиннадцатого выхода 40 блока 4.

После записи компонентов i-й секции в устройстве 21 циклич ско- го сдвига, буферна  пам ть принимает следующую секцию компонентов Y .

Вычисление компонентов в векторе Yg согласно выражению (5), осуществл етс  следующим образом. Компонент Y получаетс  в результате суммировани  компонентов вектора Y., с

ходов регистров циклического сдвига 19,-19, узла 18 циклического сдвига на блоке 17 сумматоров по modq. Вычисление каждого из следующих компонентов вектора YJ (YJ , Y, ..., Yg, осуществл етс  путем однотактното, многоразр дного сдвига данных Y в регистрах циклического сдвига и суммировани  результатов сдвига на блоке 17 сумматоров по mod-q.

5

0

g

g g

5

Одновременно сдвиг данных осуществл етс  стробирующим сигналом с дес того выхода 41 блока 4 на входы синхронизации регистров циклического сдвига -узла 18 циклического сдвига.

Каждый вычислеиньй компонент вектора Yg записываетс  в блок 9 пам ти стробом выборки с четырнадцатого выхода 42 по команде Запись с тринадцатого выхода 43, по адресу с двенадцатого выхода 44 блока 4 управлени .

Компоненты следующего (j+1)-ro вектора Yg записываютс  в блок 10 пам ти стробом выборки с семнадцатого выхода 45 по команде Запись с шестнадцатого выхода 46 и по адресу с п тнадцатого выхода 47 блока 4 управлени .

Дл  организации суммировани  перекрывающихс  компонентов (отсчетов ) векторов Ygj , по методу суммировани  с перекрытием, перекрьшаю- щиес  компоненты двух соседних векторов Yg: и , считываемых из блоков 9 и 10 пам ти складываютс  на сумматоре 3. Подключение старших .. (М-1)-X разр дов выходов первого 9 и второго 10 блоков пам ти результатов преобразований к М-му разр ду входных шин сумматора 3 позвол ет выполн ть сложени  в обратных кодах.

На фиг.2 представлена функциональна  схема блока 4 управлени , выполненного как микропрограммное устройство и построенного на основе пам ти 26 дл  случа  работы устройства цифровой фильтрации по модулю с корнем oL 2.

Генератор 23 вырабатывает тактовые импульсы. Счетчик адресов 24 вырабатывает адреса дл  пам ти 26. Счетчик адресов 30 вьфабатывает адреса дл  пам ти козффициентов блока 5. Счетные Т-триггеры 27-29 предназначены дл  формировани  управл ю- импульсов необходимой длительности . Последовательность микрокоманд , необходимых дл  управлени  устройством цифровой фильтрации, записана в пам ти 26 и приведена в таблице (отсутствие данных в таблице означает наличие логического О в пам ти 26).

Блок 4 управлени  работает следующим образом. Тактовые импульсы, поступающие от генератора 23 тактовых импульсов на счетчик 24 адреса

7

пам ти и элемент НЕ 25, вызывают последовательную смену адресов на адресных шинах 26 пам ти и считывание хранимой по этим адресам информации (микрокоманд), так как число управл ющих микрокоманд составл ет 64, т установка счетчика 24 адресов пам ти в исходное состо ние происходит автоматически с периодом 2Г .

Пам ть 26 и пам ть коэффициентов блока 5 (фиг.1) могут быть выполнены на ИМС типа 573 РР 2.

Все остальные компоненты устройства цифровой фильтрации могут быть вьтолнены на ИМС сер. 564.

Целесообразна реализаци  устройства цифровой фильтрации на основе БИС-технологии (в частности на базовых матричных кристаллах (БМК) типа 1515ХМ2), так как, например, комцлек из блока 1 пр мого преобразовани , блока 2 обратного преобразовани  и умножител  6 имеет всего две входные , одну выходную шину и дев ть управл ющих выводов.

Claims (4)

1. Формула изобретени 

   }. Устройство цифровой фильтрации , содержащее блок пр мого теоре- тико-числового преобразовани , блок обратного теоретико-числового преобразовани , блок пам ти коэффициентов , умножитель, блок управлени , причем информационный вход блока пр  мого теоретико-числового преобразовани   вл етс  информационным входом устройства, тактовые входы блока пр мого теоретико-числового преобразовани  с первого по четвертый соеди- нены соответственно с выходами блока управлени  с первого по четвертый, выход блока пр мого теоретико-числового преобразовани  соединен с первым информационным входом умножите- л , тактовый вход которого соединен с п тым выходом блока управлени , второй информационный вход умножител  соединен с выходом -блока пам ти коэффициентов, адресньй вход ко- торого соединен с шестым выходом блока управлени , седьмой выход которого соединен с входом чтени  блока пам ти коэффициентов, с первого по четвертый тактовые входы блока об- ратного теоретико-числового преобразовани  соединены соответственно с выходами блока управлени  с восьмого по одиннадцатый, выход суммато

   10

   15

   20

   25

   46627

   ра  вл етс  выходом устройства, о т- личающеес  тем, что, с целью увеличени  быстродействи  за счет параллельной обработки данных, в него введены первый и второй блоки пам ти, коммутатор, сумматор по модулю q, первый информационный вход которого соединен с группой младших разр дов выхода умножител , группа старших разр дов выхода кот торого соединена с вторым информационным входом сумматора по модулю q, выход которого соединен с информационным входом блока обратного теоретико-числового преобразовани , выход которого соединен с информационным входом коммутатора, управл ющий вход которого соединен с входом записи-считьшани  первого блока пам ти и двенадцатым выходом блока управлени , адресный вход и вход выборки первого блока пам ти соединены соответственно с тринадцатым и че- тьфнадцатым выходами блока управлени , информационный вход первого блка пам ти соединен с первым выходом коммутатора, второй выход которого соединен с информационным входом второго блока пам ти, адресный вход записи-считывани  и вход выборки которого соединены соответственно с п тнадцатого по семнадцатый выходами блока управлени , выход первого блока пам ти соединен с первым информационным входом сумматора, второй информационный вход которого соединен с выходом второго блока пам ти.
2. 2. Устройство по п. 1, отличающеес  тем, что, с целью сокращени  оборудовани , блок пр мого теоретико-числового преобразовани  содержит сумматор по модулю q, узел циклического сдвига, состо щий из N ключей и N регистров циклического сдвига, буферную пам ть , содержащую N регистров, причем выход сумматора по модулю q  вл етс  выходом блока, i-й вход сумматора по модулю q, где i 1, 2,.. ..., N, N-разр дность q, соединен с выходом i-ro регистра циклического сдвига, информационный в ход которого соединен с выходом i-ro ключа, информационный вход которого соединен с выходом i-ro регистра и информационным входом (i+1)-ro регистра, входы записи всех регистров соединены с первым тактовым входом блока, управл ющие входы всех ключей соединены с BTopiw тактовым входом блока , входы сдвига и входы обнулени  всех регистров циклического сдвига соединены -coOTBeTCTBeHHo с третьим и четвертым тактовыми входами блока.
3. 3.Устройство по п. 1, отличающеес  тем, что, с целью сокращени  оборудовани , блок обратного теоретико-числового преобразовани  содержит сумматор по модулю q, узел циклического сдвига, состо щий из R ключей и R регистров циклического сдвига, буферную пам ть, содержащую R регистров, причем выход сумматора по модулю q  вл етс  выходом блока, i-й вход сумматора по модулю q, где i « 1, 2, ..., R, R-разр д- ность q, соединен с выходом i-ro регистра циклического сдвига, информационный вход которого соединен с выходом i-ro ключа, информационный вход которого соединен с выходом i-ro регистра и информационным входом (i+1)-ro регистра, входы записи всех регистров соединены с первым тактовым входом блока, управл ющие входы всех ключей соединены с вторым тактовым входом блока, входы сдвига и входы .обнулени  всех регистров циклического сдвига соединены соответственно с третьим и четвертым тактовыми входами блока.
4. 4.Устройство п. 1, отличающеес  тем, что блок управлени  содержит тактовый генератор, счетчик адресов пам ти, элемент НЕ, пам ть, первый, второй и третий счетные триггеры и счетчик адресов, причем выход тактового генератора соединён со счетным входом счетчика адi

   10

   IS

   20

   U6627

   ресов пам ти и входом элемента НЕ, выход которого соединен с входом выборки пам ти, адресный вход которой соединен с выходом счетчика адресов пам ти, первый выход пам ти соедиг нен с первым выходом блока, второй выход пам ти соединен с четвертым выходом блока, третий выход пам ти соединен с вторым выходом блока и входом обнулени  счетчика адресов, выход которого соединен с шестым вькодом блока, счетный вход счетчи ка адресов соединен с третьим выходом блока и четвертым выходом блока пам ти, п тый выход которого соединен с информационным входом третьего счетного триггера, выход которого соединен .с седьмым выходом блока, с шестого по восьмой выходы пам ти соединены соответственно с п тым, восьмым и одиннадцатым выходами блока , дев тый выход пам ти соединен с дев тым выходом блока и тактовыми входами всех счетных триггеров, дес тый и четырнадцатый выходы блока соединены соответственно с дес тым и одиннадцатым выз одами пам ти, две- надцатьй выход которой соединен с 30 информационным входом второго счетного триггера, выход которого соединен с тринадцатым выходом блока, с тринадцатого по п тнадцатый выходы пам ти  вл ютс  двенадцатым выходом блока, семнадцатый выход которого соединен с шестнадцатым выходом пам ти , семнадцатый выход которой соединен с информационным входом первого счетного триггера, выход которого соединен с шестнадцатым вькодом блока, с восемнадцатого по двадцатой выходы блока пам ти  вл ютс  п тнадцатым выходом блока.

   25

   35

   40

   (fji rajs 4 Гз ej вТэ ю Гц jT2ji3Ti4 isjie i7Ti8 | i9 20

   1ДИ i

   1

   6

   7 8

   9 10

   1

   1

   1

   1

   1 1

   1 1

   I

   Мб 19 120

   12

   13 14

   15 16

   17

   1001

   1

   1 О 1

   1 1 О

   1010 1001 10 1 1

   1

   1100 1010 1101

   1110

   1011

   1000

   000

   1 0.0

   о о 1

   13

   1

   1

   .

   1

   1

   11

   1

   1 1

   11

   1

   1 1

   11

   1

   1 1

   11

   1

   1 1

   1

   1А46627

   .14

   Продолжение таблицы

   010 001

   1

   011

   1 01

   1

   1100 10 1 о 1101

   1 1 о

   1110

   1011

   Г

   Фиг.1