JP2777207B2 - 再構成可能マルチプロセサ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、多次元アレイにおける電子信号のフィルタ
における時間遅れの補償に関するものであって、更に詳
細には信号プロセサの再構成可能なアレイに関するもの
である。

従来技術 デジタルフィルタは、一連のデジタルデータサンプル
を受け付け且つ前の入力データ及び出力データの線形結
合である修正したシーケンスを発生する電子装置であ
る。そのデータシーケンスは、屡々、所定の（可及的に
一様な）時間間隔でデジタル化されている連続的なアナ
ログ波形から得られる。一様な時間間隔でのサンプリン
グはシステム性能の解析を簡単化させるので、それは屡
々使用される。屡々使用されるデジタルフィルタの入力
及び出力の間の１つの関係は以下の如くである。

尚、｛x_m｝は入力データシーケンスであり、｛y_n｝は
出力データシーケンスであり、且つ｛h_m｝は屡々フィル
タのインパルス応答と呼ばれるフィルタ係数のシーケン
スである。h_mが有限の数のゼロでない項のみを持ってい
る場合、フィルタは有限のインパルス応答を持っている
と言われる（FIRフィルタ）。そうでない場合、フィル
タは、無限のインパルス応答を持っていると言われる
（IIRフィルタ）。屡々、出力データシーケンス｛y_n｝
は、入力データシーケンス｛x_m｝とその出力シーケンス
の前の値の線形結合として書き表される。即ち、 である。このタイプのフィルタは循環型であると言わ
れ、２番目の和の全ての係数がゼロでない限り（その場
合には、該フィルタはFIRフィルタとなる）、無限イン
パルス応答を有している。

上述したことは、一次元フィルタ動作に適用され、そ
の場合、データシーケンスは例えば時間等の単一の増加
する変数に関係する場合がある。その他の場合におい
て、二次元又はより一般的にｎ次元のデータシーケンス
のフィルタ動作を行うことが必要であり、それは２つ又
はそれ以上の独立的な単調的に増加又は減少する変数の
特定によって表すことが可能である。この場合、二次元
又はより一般的にｎ次元のフィルタ動作を行うと言う。
この様な手法の１例は以下の如くである。

方程式（１）に関して、和における上限Ｍが有限であ
ると、フィルタは有限の長さのウインドウ即ち窓Ｍを持
っているといい、これは、連続的なゼロでないフィルタ
係数h_kのストリングの最大長さである。この概念は、二
次元又はｎ次元のフィルタ動作へ容易に拡張される。上
の方程式（３）を参照すると、表１は、代表的な二次元
矩形フィルタ窓の範囲を表している。二次元以上の場
合、窓は形状が矩形である必要はなく、且つ自然に遭遇
する問題において三角形状又は台形形状又はその他の形
状のものを時折みかける。二次元又はそれよりも一層一
般的なｎ次元の場合、フィルタ動作を使用し、遭遇する
問題の１つは、同一の出力項に貢献する項の計算におけ
る異なった時間遅れであり、その場合、処理は複数個の
プロセサの間で分散される。ここに説明する本発明は、
この問題を取り扱う為の１つの技術を与えている。

別の実施例においては、本発明は、一次元又は二次元
アレイとしてリコンフィギャ即ち再構成することの可能
なデジタル信号プロセサアレイ用の装置を提供してい
る。

目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、多次元アレイにお
いて電子信号のフィルタ動作における時間遅れを補償す
る方法及び装置を提供することを目的とする。

構 成 本発明の目的は、１実施形態においては、τ_１及びτ
_２は固定した所定の時間間隔であり且つ乗数ｍはアレイ
内の異なったプロセサに対して異なったものとすること
が可能な負でない整数であるとして、Ｔ＝τ_１＋ｍ・τ
_２として表すことが可能でありプロセサへ接続されてい
るレジスタの二次元アレイ内の各クロック動作されるシ
フトレジスタに対しての関連する時間遅れＴを与えるこ
とにより実現させることが可能である。全ての遅延時間
はクロックサイクル時間の整数倍である。

本発明の目的は、別の実施形態においては、２つ又は
それ以上の行のシフトレジスタ（又は簡単な副プロセ
サ）のアレイを設けることによって実現することが可能
であり、その場合、各行のレジスタは直列的に端部同志
を一体的に接続しており、各行のレジスタは外部的に派
生される入力信号を受け取り、且つ各行のレジスタは信
号プロセサにデータを供給し、その場合に、１番目の行
のレジスタからの出力信号はマルチプレクサ又は同様の
プログラム可能即ち書込可能な手段へ供給され、その手
段は更に外部的に発生される信号を受け取り且つこのマ
ルチプレクサの出力信号は２番目の行のプロセサへ供給
される。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。

デジタル信号処理において、クロック動作型レジスタ
のアレイは、処理されるべき入力データの前の値を保持
している。該レジスタのアレイの形状は、フィルタ窓形
状を決定する。所望の窓形状を得る為に、レジスタアレ
イのコンフィギュレーション即ち構成は、フィルタ動作
を開始する前にユーザによって設定されねばならない。
第１図は、二次元フィルタ動作への１つのアプローチを
示しており、一連のデータシーケンスx₁,...,x_Nは、ク
ロック動作型シフトレジスタの一連のＮ個の指定した行
に到着する。データシーケンスx₁が、P_i,_j+1（ｊ＝1,
2,...,n₁−１）の入力端子へ接続されているP_ijの出力
端子を具備するクロック駆動型シフトレジスタ から構成される１番目の行のレジスタに到着し、且つ、
同様な態様で、x_k（２≦ｋ≦Ｎ）で示されるデータシー
ケンスが図示したｋ番目の行のレジスタに到着する。デ
ータシーケンスx₁は１番目の行n₁レジスタによって直列
的に処理され、且つその結果得られる信号はプロセサＰ
へ通過され且つフィードバック信号FS₁としてマルチプ
レクサMUX2へフィードバックされる。尚、MUX2はデータ
シーケンスx₂も受け取る。マルチプレクサMUX2は、その
他のマルチプレクサMUX3,...,MUXNと共に、フィルタ動
作適用に依存して、統計的にプログラムされるか又は動
的にプログラムすることが可能である。オムニバス即ち
総括的プロセサＰは、各行において全てのレジスタP_kj
（ｊ＝1,2,...,n_k,k＝1,...,N）から発生する出力信号
に共通な一般的な処理動作を実施する。

第１図に示した各レジスタP_ijは、ｎビットシフトレ
ジスタとすることが可能であり、その主要な処理はプロ
セサＰによって実行される。一方、各レジスタP_ijは、
その他の処理ステップ（ここでは、「サブプロセサ」と
呼ぶ）を実行することも可能である。行ｋ（１≦ｋ≦
Ｎ）内の各レジスタのｎビット内容は、更に、各クロッ
クサイクル時にコレクションライン乃至は集合ラインL_k
上に供給され、第８図に示した如く、プロセサＰへ供給
される。集合ラインL_kは、ｎ・n_k並列ラインのコレクシ
ョン乃至は集合とすることが可能であり、これらの並列
ラインは各々は、レジスタP_kj（１≦ｊ≦n_k）の１つの
中の１ビットの現在の値に関する情報を担持している。

信号シーケンスFS₁又はx₂の１つがマルチプレクサMUX
2を介して通過され且つ２番目の行のレジスタ に対するデータ入力シーケンスとなる。同様な態様で、
信号シーケンスFS₂,...,FS_N-1が発生され且つプロセサ
Ｐへ通過され、且つ各行のレジスタｋ＝1,2,...,Nの最
初にある対応するマルチプレクサMUX3,...,MUXNへ同時
的にフィードバックさせる。この様に、第１図に示した
アレイは、フィードバック信号のみを受け付けかつ組合
せ又は直接的な入力信号は受け付けないようにマルチプ
レクサMUX2,...,MUXNの各々に対して配列することによ
り長さn₁＋n₂＋...＋n_Nの線形シフトレジスタとして動
作させることが可能である。一方、該アレイを、マルチ
プレクサMUX2,...,MUXNの１つ又はそれ以上が、到着す
るデータシーケンスがある程度総括的プロセサＰによっ
て並列に処理されるように外部信号からの直接的な入力
の１つを受け付けることを可能とすることによって、二
次元アレイ乃至はフィルタとして動作させることも可能
である。第１図に示した処理アレイは、高データ速度で
二次元信号処理の為に有利である。何故ならば、それ
は、単一のバスを介してマルチラインデータを搬送する
問題を回避するからである。マルチラインデータが単一
のバスに関してマルチプレクス動作即ち多重化される
と、このことは、非常に高速の入出力データ速度を必要
とし、且つこのことは、データを処理することが可能な
速度を制限する。例えば、32個の20MHz入力信号を単一
のパッケージピン上でマルチプレクス動作させる為に、
必要とされる入出力遅延時間は、約1.56ナノ秒（640MH
z）程度であり、それを一貫して達成することは困難で
ある。

本明細書においては、「リコンフィギャラブル信号プ
ロセサ」即ち「再構成可能信号プロセサ」という用語
は、２つ又はそれ以上の行の信号プロセサの配列のこと
を意味しており、各行はその中に少なくとも２個の信号
プロセサを持っており、尚１つの行のプロセサ内の第１
プロセサによって受け取られる信号は、その行における
各プロセサを介して、その行における１番目のプロセサ
からその行における最後のプロセサへ、直列的に通過
し、且つ少なくとも最後の２つの行の信号プロセサの各
々におけるプロセサは、外部的に発生される信号（その
アレイ内の任意のプロセサによって発生されるものでは
ない）をそのプロセサに対する入力信号として受け付け
る。第１図に示したアレイは、この定義によれば、マル
チプレクサMUX2,...,MUXNの１つが外部的に発生される
信号を受け付け且つこの信号をその行におけるプロセサ
へ通過させる場合には、「再構成可能信号プロセサ」で
ある。

第２図は、第１図に示した再構成可能プロセサアレイ
の拡張可能版を示している。可変時間遅延ユニット11
は、１番目の行のレジスタ内の第１レジスタの入力端子
に隣接してオプション的に挿入することが可能である。
２番目の可変時間遅延ユニット13は、オプションによっ
て挿入させて、プロセサＰから出力されるデータを受け
取ることが可能である。アダー乃至加算器PRを設けて任
意の入力する部分的な結果を現在の結果と加算する。
又、該アダー乃至は加算器の後にパイプラインレジスタ
17を付加することが可能である。可変時間遅延遅れユニ
ットは、パイプラインレジスタ17によって導入される時
間におけるスキューを補償することを可能としている。
線形フィルタ動作の場合、該フィルタへの入力信号の遅
延は、該フィルタからの出力信号を遅延させることと等
価である。入力端に位置された可変時間遅延ユニット11
を使用して、本システムが一次元フィルタとして動作す
る場合の遅れを補償し、その場合に、入力データシーケ
ンスx₁のみが該アレイによって受け付けられ、且つプロ
セサ出力端子に位置された可変時間遅れユニット13は遅
れを補償し、その場合に、該アレイは二次元フィルタと
して使用され、且つ２つまたはそれ以上のデータシーケ
ンスx_i及びx_j（ｉ≠ｊ）が行ｉ及びｊによって受け取ら
れる。第２図に示した全アレイは、信号プロセサとして
機能し、且つこれらのプロセサは、一体的に接続して、
フィルタ窓幅を増加させるか、又は精度を増加させる
か、又はその両方を増加させることが可能である。

第１図又は第２図に示されているアレイは、以下の態
様で一般化させることが可能である。（１）信号FS₄の
フィードバックは、１番目の行のレジスタ内の任意のレ
ジスタP_1k（１≦ｋ≦n₁）の出力端子から発生すること
が可能であり、その他のフィードバック信号FS_q（２≦
ｑ≦Ｎ）へ類推拡張される。（２）各マルチプレクサMU
X_q（２≦ｑ≦Ｎ）は、任意数のレジスタの行かフィード
バック信号FS_r（２≦ｒ≦Ｎ）を受け取ることが可能で
あり且つ１つ又はそれ以上の使用可能な外部データシー
ケンス信号（第１図及び第２図においてx₁,...,x_Nとし
て指定されている）を受け取ることが可能である。

第２図において、レジスタ から発生する信号もP_N+1,₄で示される別のレジスタへ供
給することが可能であり、且つその結果は異なったアレ
イの一部（第２図には不図示）である別のレジスタ（第
２図には不図示）の入力端子へ供給することが可能であ
る。レジスタP_N+1,₁の出力端子は、第３図又は第４図に
おいて各プロセサＱに対して示したシフトレジスタ出力
SROに対応している。可変時間遅延ユニット11及び第２
図における「出力」レジスタP_N+1,₁は、大略、一緒に現
われる。これは、単一のデータシーケンス（例えば、
x₁）のみが該アレイによって受け取られる場合に発生す
る。２つ又はそれ以上のデータシーケンスx_i及びx_jは該
アレイによって受け取られ、可変時間遅れユニット11及
び「出力」レジスタP_N+1,₁は除去され、且つ可変時間遅
れユニット13は、第２図に示した部分的結果加算器PRの
前に挿入され、一方、時間遅れユニット13は、これらの
ライン上の信号がプロセサＰによって受け取られる前
に、各回収ラインL_k（ｋ＝1,2,.、、、、Ｎ）上に挿入
させることが可能である。

第３図は、１×４アレイのプロセサＲを示しており、
その場合、Ｒは第２図に示した全アレイを表している。
この配列において、単一入力信号は、プロセサR1のデー
タ入力端子DIに到着し、R1によって処理され、且つプロ
セサR1のデータ出力端子DOを介してプロセサR2の部分的
結果入力端子PRへ供給される。プロセサR1のシフトレジ
スタ出力端子SRO（第２図におけるレジスタP_N+1,₁に対
応）はプロセサR2のデータ入力端子D1へ接続されてい
る。このパターンは、第３図に示した如く、プロセサR2
からプロセサR3への、及びプロセサR3からプロセサR4へ
の処理済情報の転送の為に繰り返される。該行（ここで
はR4）における最初のプロセサのデータ入力端子DOのみ
が出力信号を出力させ、該行中の最後のプロセサのある
場合にシフトレジスタ出力SROによって出力される信号
は無視することがある。この配列においては、プロセサ
Rk（ｋ＝2,3,..）のデータ入力端子DIに到着する信号
と、プロセサRkの部分的結果入力端子PRに到着する信号
との間に正味の時間遅れが発生することはない。第３図
は、一次元信号を処理する為に使用されるプロセサの一
次元アレイを示している。これは、例えば方程式（１）
の如き任意の乗算係数とデータワードの両方を８ビット
ワードで表現することが可能である場合に有用である。

第４図は、４×４アレイのプロセサＱを示しており、
それは、８ビットバイトの対として表現することの可能
なデータワードを処理する為に使用される。其の場合、
Ｑは、第２図に示した全アレイを表す。第３図に示した
各プロセサQ1,Q2,Q3,..,Q16は、それと関連する可変時
間遅れユニット（時間遅れの大きさはΔt_v）を持ってお
り、且つ１つのプロセサを次のプロセサへ接続（例え
ば,Q13からQ2へ又はQ6からQ7へ）するラインへの信号の
転送における端子間遅延は同一の時間間隔Δt₁であると
仮定する。プロセサQ1,Q5,Q9,Q13は、16ビットデータワ
ードの外部入力を受け付け、Q1及びQ5は、同一の最高の
大きさの８ビット（MSB）を受け付け且つQ9及びQ13は最
低の大きさ（LSB）の８ビットを受け付ける。16ビット
データワードＤを、方程式４に示した如く、8MSBビット
D_M及び8LSBビットD_Lの和として表現することが有用であ
る。

Ｄ＝D_M＋D_L D_M＝（d₁₅,d₁₄,‥,d₉,d₈,0,0,‥,0,0） D_L＝（0,0,…,0,0,d₇,d₆,…,d₁,d₀） （４） データワードＤは、数値係数ワードＣ＝C_M＋C_Lによっ
て乗算され。尚この係数は、又、方程式（４）に示した
ものと類似の態様で8MSBビットC_Mと8LSBビットC_Lとに分
解される。数値係数ＣとデータワードＤとの間の積は、
下の方程式（５）に示した如く４個の個別的積項の和と
して書き表され、尚１番目の積項C_M・D_Mは最も高い大き
さの成分を表しており、２つの成分C_L・D_M及びC_M・D_Lは
2⁸の乗算係数乃至は「利得」係数によって大きさが減少
され、且つ４番目の項C_L・D_Lは、１番目の項C_M・D_Mと相
対的に2¹⁶の乗算係数乃至は「利得」係数によって大き
さが減少される。

Ｃ・Ｄ＝C_M・D_M＋C_L・D_M ＋C_M・D_L＋C_L・D_L （５） 係数成分C_MはプロセスQ1−Q4及びQ9−Q12と関連して
おり、且つ係数成分C_LはプロセサQ5−Q8及びQ13−Q16と
関連している。データワード成分D_MはプロセサQ1及びQ5
の各々によって受け取られ、且つデータワード成分D_Lは
プロセサQ9及びQ13の各々によって受け取られる。従っ
て、プロセサQ1,Q5,Q9,Q13は、夫々の積項成分C_M・C_M、
C_L・D_M、C_M・D_L、及びC_L・D_Lを発生するものと考えるこ
とが可能である。データワード成分D_Mは、例えば、プロ
セサQ1のデータ入力端子DIにおいて受け取られ且つその
中で処理される。この処理動作の部分的結果は、Q12の
データ出力端子において出力され且つ、Q5のデータ入力
端子DIにおいて受け取られるデータワード成分D_Mとの結
合型処理の為に、プロセサQ5の部分的結果入力端子PRへ
通過される。プロセサQ1のSROと指定されている２番目
のデータ出力端子は、シフトレジスタ出力として機能し
且つQ16によって受け取られたデータ入力信号の時間遅
れさせたものをプロセサQ2のデータ入力端子DIへ通過さ
せる。事実上、Q1のシフトレジスタは、Q2のシフトレジ
スタへ結合され、このことは、増加したフィルタ窓幅の
フィルタを発生する。同様な態様において、プロセサに
よって受け取られるデータ入力信号の時間遅延したもの
はチェーンリンクした態様で、Q2の出力端子SROによっ
て、その順番でプロセサQ3及びQ4へ通過させることが可
能であり、且つ、次いで、Q4内で発生される情報がチェ
ーンリンクした態様で、その列のプロセサQ8、Q12、及
びQ16へ供給される。同様に、プロセサQ5の部分的結果
入力端子PRにおいて受け取られる部分的結果情報は、チ
ェーンリンクした態様で、データ出力端子DOを介して、
その順番でプロセサQ9及びQ13へ通過させることが可能
である。

単一のプロセサによって受け付けることが可能なもの
よりも一層大きな幅の窓に亘ってのデータの処理は、第
３図に示した如く、１行又は一連の行内の一連のプロセ
サを水平に接続させることによって達成することが可能
である。１列ｋ個のプロセサを一体に接続することの結
果は、出力信号y_nは、方程式（１）内に表したデータ入
力信号の和の和となり、例えば以下の如くである。

尚、Ｄは使用したプロセサのアレイの特性である寄生
遅延を表している。

究極的に、プロセサQ1,Q5,Q9,Q13へ供給される全ての
データワード情報は、第４図に示したプロセサのアレイ
によって処理され、且つ、所望の最終的結果は、第４図
に示した情報の流れに対する種々の経路と共に、プロセ
サQ16の出力端子DOにおいて現われる。第４図における
プロセサＱの列数は、４に限定されるものではない。任
意の数の列をその中に設けることが可能であり、この様
な列数は窓寸法を決定する。第４図は、一次元信号の二
次元アレイ処理、データワードＤの単一シーケンスを示
している。

ここで遭遇する１つの問題は、例えばQ1−Q2−Q3−Q4
−Q8−Q12−Q16の経路と関連する端子間遅延は、同一の
端点を有する、例えばQ1−Q2−Q3−Q7−Q11−Q15−Q4−
Q8−Q12−Q16のような別の経路と関連する端子間遅延と
は実質的にことなる場合があるという事実である。端子
間遅延に対する時間差が補償されないと、最終的出力信
号y_nは、所望により、単一の時間ではなく、多くの異な
った時間において計算された部分的結果を有している。
ここでの１つの解決策は、入力端から出力端への時間遅
れは同一の端点を有する全ての経路に対して一定である
ように、必要とされる補償を与える異なった時間遅れを
個別的なプロセサQkにおいて付加することである。

ここに説明した本発明の別の実施例は、第４図に示し
たプロセサの各々と関連する可変時間遅れを使用して、
そうでなければ蓄積した端子間遅れにおいて異なるよう
なものを保証する方法を提供している。プロセサQ1,Q
2,...,Q16の各々内に構築されている可変時間遅れΔt_v
は、第４図に示したプロセサの各々の下側に示してあ
る。プロセサQ1,Q5,Q9,Q13は、０、Δt₁、２Δt₁、３Δ
t₁の夫々関連した可変時間遅れを持っており、該アレイ
内の全てのその他のプロセサと関連する可変時間遅れ
は、各々３Δt₁であり、その場合、Δt₁はクロック期間
の長さ又はその倍数である。ある計算の後に、任意のプ
ロセサQ_n（１≦ｎ≦15）で開始し且つプロセサQ16で終
了する２つの異なった経路の蓄積した転送遅れが同一で
あることを証明することが可能である。例えば、Q5入力
端子で開始し且つQ16出力端子で終了する４つの経路の
各々に対する累積的時間遅れは16Δｔに等しいことを証
明することが可能である。即ち、（１）Q5−Q6−Q7−Q8
−Q12−Q16であり、（２）Q5−Q6−Q7−Q11−Q15−Q4−
Q8−Q12−Q16であり、（３）Q5−Q6−Q10−Q14−Q3−Q7
−Q11−Q15−Q4−Q8−Q12−Q16であり、（４）Q5−Q9−
Q13−Q2−Q6−Q10−Q14−Q3−Q7−Q11−Q15−Q4−Q8−Q
12−Q16である。この固定した端点に対する累積時間遅
延の一般的等式は、プロセサQ_n（１≦ｎ≦15）で開始し
且つプロセサQ16で終了する任意の経路に対して容易に
証明することが可能である。より一般的には、全時間遅
れＴ＝τ_１＋Ｍ・τ_２をこの様な一連のプロセサＱの各
々の中に組み込むことが可能であり、尚τ_１及びτ_２は
固定され且つ所定の値であって、負でない整数Ｍは時間
遅れ差を補償する為に各プロセサに対して別個に選択さ
れる。

第５図は、概略的に、第４図中のプロセサＱから出力
されるか又はそれへ供給される異なった入力信号及び出
力信号と関連する時間遅れを示している。入力信号が直
接入力端子DIにおけるプロセサに入ると、夫々のプロセ
サＱにおいて異なる場合がある時間遅れΔt_vがＱ内の信
号伝播内に導入される。この信号は、可変時間遅れユニ
ットからシフトレジスタ出力端子SROへ進行することが
可能であり、信号伝播における１つの付加的な固定時間
遅れΔt₁が、プロセサ間伝播遅れに対応して、この出力
端子へ隣接して導入される。一方、入力端子DIにおいて
プロセサＱに入る信号は、可変時間遅れユニットから直
接出力端子DOへ進行することが可能であり、プロセサ間
伝播遅れに対応して１つの付加的な固定時間遅延Δt₁も
ここに導入され、このモードは、チェーン接続したプロ
セサ内の最後のプロセサ（例えば、第４図におけるQ1
6）においてのみ通常使用される。別の実施例として、
入力信号が部分的結果入力端子PRにおいてプロセサＱに
入り且つ直接出力端子DOへ直接的に進行することが可能
であり、この信号は、上述した如く、プロセサ間伝播時
間遅Δt₁に遭遇するのみである。従って、１つのプロセ
サＱから信号を直接的に受け取るプロセサＱの入力端子
へ通過する為の全時間遅れＴは以下の如くに決定され
る。

DI−SRO−DI: Ｔ＝Δt_v＋Δt₁ DI−DO−PR: Ｔ＝Δt_v＋Δt₁ PR−DO−PR: Ｔ＝Δt₁ 全時間遅れをこのように決定して、第４図における同
一の対の端点を有する任意の２つの経路と関連する全時
間遅れが同一であることを容易に証明することが可能で
ある。

第６図は、４×１アレイのプロセサＳを示しており、
Ｓは第２図における全アレイを表している。第６図は、
二次元信号の一次元処理を示している。部分的結果信号
経路DO→PRは、前の如くに、１つのプロセサから次のプ
ロセサへ走行する。第２図に示した入力端子時間遅れ及
びシフトレジスタ出力端子時間遅れは、ここでは、使用
することはできない。何故ならば、これらの遅延は、デ
ータ入力端子ラインDIk（ｋ＝0,1,2,...,15）の１つの
みの中に設けられている。出力端子時間遅れユニット
（第２図における13）は、例えば第５図に示した如く、
フィルタ用に使用され、その場合、１つを超える入力信
号を各プロセサにおいて処理する。ここで、４つの入力
信号は各プロセサへ供給される。時間遅れΔt_vは第６図
に示した如く各プロセサS1,S2,S3,S4と関連しているの
で、データ入力端子DIxにおいて及び部分的結果入力端
子PRにおいて受け取られる信号の相対的時間遅れは、第
４付に関連して説明した意味において補償される。第６
図における配列が４つのこの様なプロセサからｍ個のこ
の様なプロセサへ拡張乃至は収縮されると、Δt_v＝Δ
t₁、Δt₂、...、ｍΔt₁の可変時間遅れはプロセサ出力
端子において与えられて相対的時間遅れ差を補償せねば
ならない。第６図に示した配列は、一次元信号を処理す
る為の二次元アレイのプロセサである。

この結果は、第７図に示したプロセサQ1,Q2,...,Q18
の９×２アレイの如く、９×Ｍアレイ（Ｍ≧２）及び関
連する時間遅れを採用することにより24ビットデータの
フィルタ動作又はその他の線形デジタル信号処理へ拡張
することが可能である。第７図において、最初の３つの
行の各々は８個のMSBを受け取り、最後の３つの行の各
々は８つのLSBを受け取り、且つ３つの中間の行（4,5,
6）の各々は８つの中間レベルビットを受け取る（24ビ
ットワードにおけるビット8,9,..,15）。第３図又は第
５図を参照して、8Kビット（Ｋ＝1,2,3,...）として表
現されるデータワード及び係数ワードで処理する場合、
第４図又は第７図に示したアレイのアナログはK²行を有
する。任意に行におけるプロセサ数は任意であり、且つ
実行されるべき信号処理の特定の窓幅条件によって設定
される。

第１図に示したシフトレジスタP_ij及びプロセサＰの
アレイは二次元アレイとして示されている。実際上、こ
のシフトレジスタP_ij及びプロセサＰのアレイは、第８
図に示した如く、線形シーケンスのレジスタ で一層便利に配列され、マルチプレクサMUX2はレジスタ 及びP₂₁間に挿入され且つより一般的にはマルチプレク
サMUXk（２≦ｋ≦Ｎ）がレジスタ 及びP_k1の間に挿入されている。マルチプレクサMUXk
は、レジスタ から第１入力端子において入力信号を受け取り、第２入
力端子において外部的に発生される信号x_kを受け取り、
且つマルチプレクサのプログラム入力端子においてプロ
グラム入力信号Progrkを受け取る（２≦ｋ≦Ｎ）。レジ
スタ の各々が、x₁から又はマルチプレクサMUXkから又はシー
ケンス内の前のレジスタから入力信号を受け取る為の入
力端子を盛っており、各この様なレジスタは、マルチプ
レクサMUX（ｋ＋１）によって又はプロセサＰによって
又はシーケンス内の次のレジスタによって受け取る為の
出力信号を出力する為の第１出力端子を持っており、且
つ各この様なレジスタP_ijはプロセサＰへ直接的にライ
ンL_ijによって接続されている第２出力端子を持ってい
る。各ラインL_ijは、ｒ個の個別的信号ラインのコレク
ション即ち集合体とすることが可能であり、レジスタP
_ij内の各位置に対して１つづつ設けられており、従って
プロセサＰによって受け取られるこの様な個別的な信号
ラインは、 である。

以上、本発明の具体的な実施の態様について詳細に説
明したが、本発明は、これら具体例に限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は一次元又は二次元フィルタ又はその他のプロセ
サとして使用することが可能な再構成可能なデジタル信
号プロセサの概略図、第２図は拡張能力を具備する再構
成可能なデジタル信号プロセサの概略図、第３図は本発
明の１実施例を使用して、一次元入力信号の一次元アレ
イ処理を示した概略図、第４図及び第７図は本発明を使
用して夫々16ビット及び24ビットのデジタル信号処理を
する為の窓寸法及び精度の両方を増加する為の１技術を
示しており一次元信号の二次元アレイ処理を示した各概
略図、第５図は第３図、第４図、第６図又は第７図に示
したプロセサの１つの中の異なった経路に対して導入さ
れる信号伝播時間遅れを示した概略図、第６図は本発明
の１実施例を使用して二次元信号の一次元アレイ処理を
示した概略図、第８図は各マルチプレクサにおける入力
タップを具備する一次元アレイとして再構成した第１図
におけるアレイを示した概略図、である。 （符号の説明） 11,13:可変時間遅延ユニット 17:パイプラインレジスタ Q:プロセサ

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】信号プロセサの二次元アレイにおける異な
   った伝播経路によって第１信号プロセサから第２信号プ
   ロセサへデジタル信号の伝播及び処理に関連する時間遅
   れにおける差異を補償する方法において、各信号プロセ
   サによって受け取られる信号に対する所定の時間遅れを
   与え、各所定の時間遅れＴは、τ_１及びτ_２は固定した
   所定の時間間隔であり且つ乗数ｍは該アレイ内の各プロ
   セサに対して別個に決定される負でない整数であるとし
   て、Ｔ＝τ_１＋ｍ・τ_２の関係式によって実質的に決定
   されるステップを有することを特徴とする方法。
2. 【請求項２】第１及び第２信号プロセサを包含する信号
   プロセサの二次元アレイにおける異なった伝播経路によ
   る第１信号プロセサから第２信号プロセサへのデジタル
   信号の処理及び伝播に関連する時間遅れにおける差異を
   補償する装置において、前記アレイ内の各信号プロセサ
   に接続された時間遅延手段を有しており、各時間遅延手
   段に関連する時間遅れＴは、τ_１及びτ_２を固定した所
   定の時間間隔であり且つｍは該アレイ内の各プロセサに
   対して別個に決定される負でない整数であるとして、Ｔ
   ＝τ_１＋ｍ・τ_２の関係式によって実質的に決定される
   ことを特徴とする装置。
3. 【請求項３】信号を処理する装置において、 Ｎ行（Ｎ≧２）の信号プロセサが設けられており、各行
   は実質的に同数Ｍの信号プロセサを持っており且つｒ番
   目の行内のプロセサはk_r＝1,2,…,Mの番号が付されてお
   り、各信号プロセサは第１及び第２入力端子及び第１及
   び第２出力端子を持っており且つ前記第１入力端子によ
   って受け取られる任意の信号に対して所定の時間遅れＴ
   を導入するための時間遅れ手段を持っており、前記第１
   入力端子において受け取られる信号は前記第１出力端子
   において第１出力信号を発生し且つ前記第２出力端子に
   おいて第２出力信号を発生し、且つ前記第２入力端子に
   おいて受け取られる信号は前記第２出力端子において第
   ３出力信号を発生し且つ前記第３出力信号は前記時間遅
   れ手段によって導入される時間遅れによって影響をされ
   ることはなく、 各行における第１端子k_r＝１の第１入力端子は外部的に
   発生された入力信号を受け取るべく位置されており、プ
   ロセサのｒ番目の行において各プロセサ番号k_r＝1,
   2,...,M−１の第１出力端子はｒ番目の行のプロセサ内
   のプロセサ番号k₂＋１の第１入力端子へ接続されてお
   り、ｒ＝1,2,...,N−１に対するプロセサのｒ番目の行
   におけるプロセサ番号k_r＝1,2,...,Mの第２出力端子は
   行番号ｒ＋１におけるプロセサ番号k_rの第２入力端子へ
   接続されており、且つプロセサのＮ番目の行におけるプ
   ロセサ番号k_N＝1,2,...,M−１の第２出力端子は１番目
   の行のプロセサにおけるプロセサ番号k₁＝k_N＋１のの第
   ２入力端子へ接続されている、 ことを特徴とする装置。
4. 【請求項４】特許請求の範囲第３項において、前記時間
   遅れ手段によって導入される前記所定の時間遅れＴは、
   τ_１及びτ_２が所定の時間間隔であり且つ乗数ｍは該信
   号プロセサの二次元アレイ内の各プロセサに対して別個
   に決定される負でない整数であるとして、Ｔ＝τ_１＋ｍ
   ・τ_２の関係式によって実質的に決定されることを特徴
   とする装置。
5. 【請求項５】特許請求の範囲第４項において、前記時間
   間隔τ_１は実質的にゼロであり、前記プロセサ番号k_r＝
   １（ｒ＝1,2,...,N）の各々に対しての前記乗数ｍはｒ
   と等しく選択され、且つ前記プロセサ番号k_r≧２（ｒ＝
   1,2,...,N）の各々に対して前記乗数ｍはＮに等しく選
   択されることを特徴とする装置。
6. 【請求項６】信号プロセサのアレイを与える方法におい
   て、各プロセサは入力信号を受け取るための入力端子と
   クロック信号を受け取るためのクロック信号端子と該プ
   ロセサによって前記入力信号を処理することから発生す
   る出力信号を出力する出力端子とを持っており、 k₁＝1,2,...,m₁と番号が付された１番目の行のm₁≧２の
   信号プロセサを与え、プロセサ番号k₁の出力端子は１番
   目の行においてk₁＝1,2,...,m₁−１に対してプロセサ番
   号k₁＋１の入力端子へ接続されており、且つ１番目の行
   におけるプロセサ番号１の入力端子は直接的に又は間接
   的に外部的に発生された入力信号を受け取るべく位置さ
   れており、 少なくとも２個の入力端子と１個のプログラム入力端子
   と１個の出力端子とを持ったマルチプレクサを与え、第
   １入力端子は前記１番目の行におけるプロセサの１つの
   出力端子へ接続されており、且つ第２入力端子は外部的
   に発生された信号を受け取るべく位置されており、 k₂＝1,2,...,m₂と番号が付された２番目の行m₂≧２のデ
   ジタルプロセサを与え、プロセサ番号k₂の出力端子は２
   番目の行におけるk₂＝1,2,...,m₂−１に対してプロセサ
   番号k₂＋１の入力端子へ接続されており、且つ２番目の
   行におけるプロセサ番号１の入力端子は該マルチプレク
   サの出力端子へ接続されており、 前記マルチプレクサの出力端子において発生された信
   号は前記第１入力端子において受け取られた信号である
   か又は前記第２入力端子において受け取られた信号であ
   るかを決定するために前記マルチプレクサのプログラム
   入力端子へ接続したプログラム手段を与える、 上記各ステップを有することを特徴とする方法。
7. 【請求項７】特許請求の範囲第６項において、更に、入
   力端子と出力端子とを持った時間遅れ手段を与え、その
   出力端子は前記１番目の行のプロセサ内の前記プロセサ
   番号１の前記入力端子へ接続されており、且つその入力
   端子は外部的に発生された信号を受け取るべく位置され
   ており、前記時間遅れ手段の入力端子において到着する
   信号に対して任意の所定の時間遅れを与えることを特徴
   とする方法。
8. 【請求項８】特許請求の範囲第６項において、更に、 入力端子と出力端子とを持った時間遅れ手段を与え、そ
   の入力端子は直接的に又は間接的に前記行のプロセサの
   １つにおける前記最後のプロセサの前記出力端子へ接続
   されており、 少なくとも２つの入力端子と１つの出力端子とを持った
   加算器手段を与え、第１入力端子は前記第２遅れ手段の
   出力端子へ接続しており且つ第２入力端子は外部的に発
   生される信号を受け取るべく位置されており、その出力
   端子において該第１入力端子と該第２入力端子において
   受け取られる信号の和を発生する、 上記各ステップを有することを特徴とする方法。
9. 【請求項９】一次元アレイの信号プロセサ又は二次元ア
   レイの信号プロセサとして動作可能な装置において、各
   プロセサは入力信号を受け取るための入力端子と、クロ
   ック信号を受け取るためのクロック信号端子と、該プロ
   セサによる入力信号の処理から得られる出力信号を発生
   するための出力端子とを持っており、 k₁＝1,2,...,m₁と番号が付された１番目の行のm₁≧２の
   デジタルプロセサが設けられており、プロセサ番号k₁の
   出力端子は１番目の行においてk₁＝1,2,...,m₁−１に対
   してプロセサ番号k₁＋１の入力端子へ接続されており、
   且つ１番目の行におけるプロセサ番号１の入力端子は直
   接的に又は間接的に外部的に発生された入力信号を受け
   取るべく位置されており、 少なくとも２つの入力端子と１つのプログラム入力端子
   と１つの出力端子とを持ったマルチプレクサが設けられ
   ており、第１入力端子は１番目の行におけるプロセサの
   １つの出力端子へ接続されており、且つ第２入力端子は
   外部的に発生される信号を受け取るべく位置されてお
   り、 k₂＝1,2,...,m₂と番号の付された２番目の行のm₂≧２の
   信号プロセサが設けられており、プロセサ番号k₂の出力
   端子は２番目の行におけるk₂＝1,2,...,m₂−１に対して
   プロセサ番号k₂＋１の入力端子へ接続されており、且つ
   ２番目の行におけるプロセサ番号１の入力端子は該マル
   チプレクサの出力端子へ接続されており、 前記マルチプレクサの出力端子において発生される信号
   が前記第１入力端子において受け取られる信号であるか
   又は前記第２入力端子において受け取られる信号である
   かを決定するために前記マルチプレクサのプログラム入
   力端子へ接続されているプログラム手段が設けられてい
   る、 ことを特徴とする装置。
10. 【請求項１０】特許請求の範囲第９項において、更に、
    入力端子と出力端子とを持った時間遅れ手段が設けられ
    ており、その出力端子は前記１番目のプロセサ内の前記
    プロセサ番号１の前記入力端子へ接続されており且つそ
    の入力端子は外部的に発生された信号を受け取るべく位
    置されており、前記時間遅れ手段の前記入力端子に到着
    する信号に対して任意の所定の時間遅れを与えることを
    特徴とする装置。
11. 【請求項１１】特許請求の範囲第９項において、更に、 入力端子と出力端子とを持った時間遅れ手段が設けられ
    ており、その入力端子は直接的に又は間接的に前記プロ
    セサの行の１つにおける前記最後のプロセサの前記出力
    端子へ接続されており、 少なくとも２つの入力端子と１つの出力端子とを持った
    加算器手段が設けられており、第１入力端子が前記時間
    遅れ手段の前記出力端子へ接続されており且つ第２入力
    端子は外部的に発生された信号を受け取るべく位置され
    ており、前記第１入力端子及び前記第２入力端子におい
    て受け取られる信号の和を前記出力端子において発生さ
    せる、 ことを特徴とする装置。