JPH0458609A

JPH0458609A - 入力加重形トランスバーサルフィルタ

Info

Publication number: JPH0458609A
Application number: JP2171211A
Authority: JP
Inventors: Takashi Makino; 牧野　敬; Mikio Goto; 幹雄後藤
Original assignee: Toshiba Corp; Toshiba AVE Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1990-06-28
Filing date: 1990-06-28
Publication date: 1992-02-25
Anticipated expiration: 2011-03-29
Also published as: EP0464666A3; KR960004127B1; DE69121986D1; EP0464666A2; KR920001830A; DE69121986T2; JPH0834407B2; US5157622A; EP0464666B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は、映像信号や音声信号等のディジタル信号を
実時間でフィルタ演算処理する入力加重形トランスバー
サルフィルタに関する。

（従来の技術）ディジタル映像信号処理の一例として、ゴースト除去を
考えた場合、従来のゴースト除去に使用されるトランス
バーサルフィルタは、通常６４０タツプを必要とする。

トランスバーサルフィルタは複数の集積回路チップを使
用して構成されるため、１チップ当りのタップ数を増加
することにより、システムで使用する１ｃの数を減らす
ことが可能である。

ところで、トランスバーサルフィルタにおいては係数器
が大きな回路規模を占めている。したがって、同一タッ
プ数の場合、この係数器を時分割動作させることで係数
器の数を減少させることにより回路規模を減少すること
が可能である。

第３図は、従来のトランスバーサルフィルタを示すもの
であり、第４図は、この回路のタイミングチャートを示
すものである。この回路は、タップ数が６、時分割多重
度を２とした場合を示すものである。

ゴースト除去では、入力信号が周期Ｔ−約７０ｎｓｅｃ
で標本化されるめ（、この回路は、係数器を時分割動作
させ、標本化信号に乗算される係数を、周期Ｔの間に２
回切換えているものである。

入力端子１には、周期Ｔ毎に標本化された系列信号ａ　
−ＩＸ（１月が供給され、この系列信号ａは係数器１０
．１１．１２に供給される。このデータは周期Ｔであり
、Ｘ（１−５）、Ｘ（１−４）、Ｘ（１−３）、Ｘ（１−
２）、−（１）で表されるように変化する。

セレクタ１３．１４．１５には、係数ＣＯ〜Ｃ５が２組
ずつ供給され、これら係数ＣＯ〜Ｃ５はセレクト信号Ｓ
によって選択的に係数器１０．１１．１２に供給される
。例えば係数器１０においては、セレクト信号Ｓが“１
°の場合、セレクタ１３によって係数ＣＯが選択され、
セレクト信号Ｓが“０“の場合、セレクタ１３によって
係数０１が選択される。したがって、係数器１０ではこ
の供給された係数と前記系列信号ａ　−ＩＸ（１）ｌと
が順次乗算され、この乗算結果として、ｃｏ　−Ｘ（１
−５）、ＣＩ　−Ｘ（１−５）、ＣＯ−Ｘ（１−４）、
Ｃ１−Ｘ（１−４）、Ｃｏ　−Ｘ（１−３）１．、、　
　　　−（２）が出力される。

各係数器１０〜１２の出力ｂＳｃ、ｄは、加算器１６．
１７．１８に供給される。これら加算器１６〜１８の相
互間には・遅延時間Ｔ／２を有する遅延素子１９〜２２
．２３〜２６がそれぞれ直列接続されており、パイプラ
イン加算器を構成している。さらに、系列信号が入力さ
れる入力端子２と加算器１８の相互間には遅延素子２７
．２８が接続されている。

各係数器１０〜１２の出力は、加算器１６．１７．１８
、遅延素子１９〜２２．２３〜２６によって加算、遅延
され、周期Ｔ／２のデータとして加算器１６から出力さ
れる。このデータは第４図にｅで示すように、Ｃ０１Ｃ
２、Ｃ４をタップ係数に持つ偶数タップの出力和ΣＥと
、Ｃ１、Ｃ３、Ｃ５をタップ係数に持つ奇数タップの出
力和ΣＯとが、Ｔ／２毎に交互に現れる。さらに、この
データは遅延素子２９．３０によって遅延され、カスケ
ードデータとして出力端子３より出力される。このデー
タは周期Ｔ／２−約３５　ｎ５ｅｅのデータであり、カ
スケード接続されたトランスバーサルフィルタ間のイン
ターフェイスはこの約３５　ｎ５ｅｃで行うこととなる
。

また、トランスバーサルフィルタで最終的に必要なデー
タは、タップ数６の場合、で表されるデータである。このため、最終出力には第３
図に示すように、遅延素子２９．３０、加算器３１、遅
延素子３２によって構成されたデマルチプレクス回路３
３が必要となる。

前述した第３図に示す加算器１６の出力ｅは、偶数タッ
プの出力和ΣＥと奇数タップの出力和Σ０がＴ／２毎に
現れるため、デマルチプレクス回路３３の遅延素子３０
によって一方を他方よりＴ／２だけ遅延させて加算器３
１によって加算すると、第４図にｆで示すようなデータ
となる。このうち斜線部のデータＣＩ　−Ｘ（１−１）＋　Ｃ３−Ｘ（１−３）　＋Ｃ５
−Ｘ（１−５）＋　　ＣＯ−Ｘ（１）＋　　Ｃ２＝Ｘ（
１−２）＋　　Ｃ４−Ｘ（１−４）等が（３）式で表さ
れるデータに相当する。したがって、この斜線部のデー
タを遅延素子３２によって周期Ｔだけ保持す〜ることに
より、本来のトランスバーサルフィルタの出力である標
本化周波数の周期Ｔに戻された（３）式で示すデータを
得ることができる。

（発明が解決しようとする課題）第５図は、上記構成のトランスバーサルフィルタＴＦＩ
、ＴＦ２、・・・ＴＦｎをカスケード接続したものであ
り、このような構成とすることにより、トータルのタッ
プ数を増加することができる。

しかし、前述したように、カスケードデータとして次段
のトランスバーサルフィルタに出力されるデータは、周
期Ｔ／２−約３５　ｎ５ｅｅであり、トランスバーサル
フィルタ相互間のインターフェイスもこの周期で行うこ
ととなる。

しかし、このインターフェイス周期は、トランスバーサ
ルフィルタを集積回路化した場合、集積回路の製造プロ
セスによるばらつきを考慮すると実現性に乏しい。

また、出力端子は、後段のトランスバーサルフィルタと
接続するための出力端子と、最終段でデマルチプレクス
されたデータを出力するための出力端子との２系統が必
要となる。したがって、出力ビツト数の２倍のビン数を
必要とするものである。この対策として、セレクタで出
力データを切換えることにより、ビン数を減らすことも
考えられるが、このためのセレクト信号が必要となる上
、セレクタ等のハード構成も増加することとなり、得策
ではない。

この発明は、上記従来のトランスバーサルフィルタの課
題を解決するものであり、その目的とするところは、入
力された系列信号をＴ　／　ｎ幅の信号に間引くことに
よって周期Ｔの信号をカスケードデータとして使用する
ことができ、トランスバーサルフィルタをカスケード接
続１．た場合、各フィルタ間のインターフェイスの周期
を長くでき、製造プロセスのばらつきによる誤差に対し
て余裕を持つことができるとともに、出力端子の数を削
減することが可能な入力加重形トランスバーサルフィル
タを提供１．ようとするものである。

〔発明の構成〕

（課題を解決するための手段）この発明は、」二記課題を解決するため、周期Ｔ毎に標
本化された標本化系列信号が供給されるとともに、この
標本化系列信号に乗算される係数が周期Ｔの間に複数回
切換えられる係数回路と、周期Ｔ毎に外部から系列信号
を導入し、この系列信号をＴ／ｎ幅の信号に間引く入力
回路と、この入力回路から出力される系列信号、および
前記複数の係数回路の出力とを順次加算するバイブライ
ン形加算手段と、この加算手段の出力信号とこの加算手
段の出力信号をＴ　／　ｎ遅延した信号とを加算し、周
期Ｔ毎の系列信号として出力する出力回路とを設けてい
る。

（作　用）すなわち、この発明は、入力回路によって、入力された
系列信号をＴ／ｎ毎に間引き、この間引かれた系列信号
および複数の係数回路の出力とをバイブライン形加算手
段によって加算している。

したがって、係数をＴ／ｎ毎に時分割して係数器に供給
する場合においても、周期Ｔの信号を受けることができ
、複数のトランスバーサルフィルタをカスケード接続し
た場合、これらのトランスバーサルフィルタ相互間にお
いて、周期Ｔで信号を授受できるものである。このため
、このトランスバーサルフィルタを集積回路化した場合
、製造プロセスのばらつきに対して余裕を持つことがで
きるものである。

また、出力回路によって加算手段の出力とこの加算手段
の出力信号をＴ／ｎ遅延した信号とを加算し、周期Ｔ毎
の系列信号と１．て出力している。

したがって、出力を１系統とすることができ、出力のビ
ン数を削減できる。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明のトランスバーザルフィルタをカス
ケード接続した例を示すものであり、第２図はそのタイ
ミングチャートを示すものである。

この実施例においては、トランスバーサルフィルタを構
成する集積回路１個のタップ数を６、時分割多重度を２
とする。

トランスバーサルフィルタＴＦＩにおいて、入力端子４
０には、標本化系列信号ａ　−ＩＸ（１）ｌが供給され
る。この標本化系列信号ａは係数器４１．４２．４３に
供給される。これら係数器４１．４２．４３には、それ
ぞれセレクタ４４．４５．４６が接続されている。セレ
クタ４４はセレクＩ・信号Ｓに応じて係数０２、Ｃ３を
選択するものであり、セレクタ４５はセレクト信号Ｓに
応じて係数Ｃ４、Ｃ５を選択するものである。ざら、に
、セレクタ４６はセレクト信号Ｓに応じて係数０６、Ｃ
７を選択するものである。係数器４１．４２．４３は標
本化系列信号ａとセレクタ４４．４５．４６によって選
択された係数とを乗算するものであり、この乗算結果は
、それぞれ加算器４７．４８．４９に供給される。加算
器４７と４８の相互間には、Ｔ／２期間の遅延時間が設
定された遅延素子５０．５１．５２．５３が設けられ、
加算器４８と４９の相互間には、Ｔ／２期間の遅延時間
が設定された遅延素子５４．５５．５６．５７が設けら
れている。これら加算器４７〜４９、遅延素子５０〜５
７によってバイブライン加算器が構成されている。

入力端子５８には、前段の系列信号が供給される。この
系列信号はマルチプレクス回路５９を介して前記加算器
４９に供給される。このマルチプレクス回路５９は、Ｔ
期間の遅延時間が設定された遅延素子６０、この遅延素
子６０の出力をセレクト信号Ｓに応じて出力するマルチ
プレクサ６１によって構成されている。

前記加算器４７と出力端子６２の相互間には、デマルチ
プレクス回路６３が設けられている。このデマルチプレ
クス回路６３は加算器４７の出力をＴ／２期間遅延する
遅延回路６４．６５、これら遅延素子６４．６５の出力
を加算する加算器６６、この加算器６６の出力をＴ期間
遅延する遅延素子６７によって構成されている。

さらに、第１のクロック入力端子６８には、クロック信
号ＣＫＩが入力される。このクロック信号ＣＫＩは前記
マルチプレクス回路５９を構成する遅延素子６０、およ
びデマルチプレクス回路６３を構成する遅延素子６７に
供給されている。

また、第２のクロック入力端子６９には、クロック信号
ＣＫ２が入力される。このクロック信号ＣＫ２は前記遅
延素子５０〜５３．５４〜５７．６４．６５に供給され
ている。

一方、トランスバーサルフィルタＴＦ２は、トランスバ
ーサルフィルタＴＦＩと同一構成であり、同一部分には
同一符号にａの添字を付して示す。

トランスバーサルフィルタＴＦ２において、入力端子４
０ａには、標１．化系列信号ａ　−（Ｘ（Ｄ）が供給さ
れる。この標本化系列信号ａは係数器４３８等に供給さ
れる。セレクタ４６ａはセレクト信号Ｓに応じて係数Ｃ
０１Ｃ１を選択するものであり、このセレクタ４６ａに
よって選択された係数ＣＯあるいはＣ１は係数器４３ｇ
に供給される。係数器４３ａの乗算結果は、加算器４９
ｇに供給される。この加算器４９ａと入力端子５８ａの
相互間にはマルチプレクス回路５９ｇが設けられている
。このマルチプレクス回路５９ａは、トランスバーサル
フィルタＴＦ１から供給される系列信号１ｙ（１））を
Ｔ期間遅延する遅延素子６０ａ１この遅延素子６０ａの
出力をセレクト信号Ｓに応じて出力するマルチプレクサ
６１ｇによって構成されている。また、第１のクロック
入力端子６８ａには、クロック信号ＣＫ１が入力される
。

このクロック信号ＣＫＩは前記マルチプレクス回路５９
ｇを構成する遅延素子６０ａ等に供給される。

上記構成において、係数器４１〜４３、セレクタ４４〜
４６、加算器４７〜４９の動作は、第３図に示す係数器
１０〜１２、セレクタ１３〜１５、加算器１６〜１８と
同様である。

前記加算器４７からは、第２図にｂで示すようにＴ／２
毎にＣ２、Ｃ４、Ｃ６をタップ係数に持つ偶数タップの
出力和ΣＥと、Ｃ３、Ｃ５、Ｃ７をタップ係数に持つ奇
数タップの出力和Σ０が交互に出力される。デマルチプ
レクス回路６３の加算器６６では、加算器４７から出力
され、遅延素子６４によってＴ／２だけ遅延されたデー
タと遅延素子６４．６５によってＴだけ遅延されたデー
タとが加算される。したがって、この加算器６６からは
、第２図にＣで示すデータが出力される。

ここで、斜線部のデータが有意のデータであり、この前
後Ｔ／２の期間のデータは、カスケードデータとしての
意味を持たない。したがって、斜線部のデータを遅延素
子６９によって期間Ｔの間遅延すると、データは第２図
にｄで示すように周期Ｔのデータ（ｙ（１）ｌに戻すこ
とができる。このデータ（ｙ（１）ｌが、後段のトラン
スバーサルフィルタＴＦ２の入力となるため、トランス
バーサルフィルタＴＦＩ、ＴＦ２間のインターフェイス
は周期Ｔで行うことができる。

トランスバーサルフィルタＴＦ２では、入力したデータ
１ｙ（１）ｌを遅延量Ｔの遅延素子６０ａで遅延し、タ
ップ間の遅延量を合わせた後、マルチブレザ６１Ｈによ
りセレクト信号Ｓが“１＃となるＴ／２の期間だけ（ｙ
（１）ｌを出力し、セレクト信号Ｓが“０”となるＴ／
２の期間は“０°を加算器４９ａにカスケードデータと
して供給する。したかって、データ１ｙ（１月は周期が
Ｔ／２のデータに変換され、第２図にｅで示すように、
データｙ（１）の前後Ｔ／２の期間はデータは“０“と
なる。これによりＴＦ２の図示せぬデマルチプレクス回
路において、Ｔ／２の期間遅延１２、加算しても、デー
タｙ（１）がｙ（１−１）と加算されることがなくなる
。

上記実施例によれば、トランスバーサルフィルタの入力
部にマルチプレクス回路を設けることにより、周期Ｔの
データをカスケードデータとして使用することができる
。

また、デマルチプレクス囲路によって、加算器４７の出
力信号を周期Ｔの系列信号に変換し、て出力している。

したがって、データの出力を一系統とすることができる
ため、このトランスバーサルフィルタを集積回路化した
場合、出力のビン数をビット数分とすることができるも
のである。

しかも、トランスバーサルフィルタＴＦＩ、ＴＦ２のイ
ンターフェイスは、従来のＴ／２−３５　ｎ５ｅｅに比
べて長い、Ｔ　−７０ｎ５ｅｅで行うことができるため
、集積回路の製造プロセスにより、各トランスバーサル
フィルタにばらつきが生じた場合においても、余裕を持
って各トランスバーサルフィルタを制御することができ
るものである。

なお、この発明は上記実施例に限定されるものではなく
、発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。

〔発明の効果〕

以上、詳述したようにこの発明によれば、入力された系
列信号をＴ　／　ｎ幅の信号に間引くことによって周期
Ｔの信号をカスケードデータとして使用することができ
、トランスバーサルフィルタをカスケード接続した場合
、各フィルタ間のインターフェイスの周期を長くでき、
製造プロセスのばらつきによる誤差に対して余裕を持つ
ことができるとともに、出力端子の数を削減することが
可能な入力加重形トランスバーサルフィルタを提供でき
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作を示すタイミングチャート、第３図は従
来の入力加重形トランスバーサルフィルタを示す回路構
成図、第４図は第３図の動作を示すタイミングチャート
、第５図は第３図に示す入力加重形トランスバーサルフ
ィルタをカスケード接続した状態を示す構成図である。ＴＦＩ、ＴＦ２・・・トランスバーサルフィルタ、４１
．４２．４３・・・係数器、４４．４５．４６・・・セ
レクタ、４７．４８．４９・・・加算器、５０〜５７・
・・遅延素子、５９．５９　ａ・・・マルチプレクス回
路、６３．６３ａ・・・デマルチプレクス回路、［Ｘ（
１））・・・標本化系列信号、ＣＬ・・・係数データ、
１ｙ（１−１））・・・データ系列信号。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】周期Ｔ毎に標本化された標本化系列信号が供給されると
ともに、この標本化系列信号に乗算される係数が周期Ｔ
の間に複数回切換えられる係数回路と、周期Ｔ毎に外部から系列信号を導入し、この系列信号を
Ｔ／ｎ（ｎ≧２）幅の信号に間引く入力回路と、この入力回路から出力される系列信号、および前記複数
の係数回路の出力とを順次加算するパイプライン形加算
手段と、この加算手段の出力信号とこの加算手段の出力信号をＴ
／ｎ遅延した信号とを加算し、周期Ｔ毎の系列信号とし
て出力する出力回路と、を具備したことを特徴とする入力加重形トランスバーサ
ルフィルタ。