KR100297530B1 - 레이트컨버터 - Google Patents

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KR100297530B1
KR100297530B1 KR1019930010958A KR930010958A KR100297530B1 KR 100297530 B1 KR100297530 B1 KR 100297530B1 KR 1019930010958 A KR1019930010958 A KR 1019930010958A KR 930010958 A KR930010958 A KR 930010958A KR 100297530 B1 KR100297530 B1 KR 100297530B1
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KR
South Korea
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output
clock rate
rate
latch
clock
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KR1019930010958A
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이께야마히로마사
아사이다다까시
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이데이 노부유끼
소니 가부시끼 가이샤
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    • H—ELECTRICITY
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    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
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    • H03H17/0685—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being rational
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Abstract

입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 동작하는 디지털 필터를 필요로 하지 않고, 1개의 디지털 필터에 의해 레이트 변환을 행할 수 있는 레이트 컨버터를 제공한다.
입력 클록 레이트로 동작하는 시프트 레지스터(1)에 의한 입력 데이터의 지연 출력을 래치 회로(2A ~ 2D)군에 의해 출력 클록 레이트로 래치하고, 그 래치 출력과 계수 발생기(3A ~ 3D)군이 출력 클록 레이트로 순차 발생하는 필터 계수를 승산기(4A ~ 4D)군에 의해 승산해, 그 승산 출력을 가산기(5)에 의해 가산 합성하는 것으로, 상기 입력 데이터에 출력 클록 레이트로 필터링 처리를 실시한다.

Description

레이트 컨버터(Rate Converter)
제1도는 본 발명과 관련된 다운 레이트 컨버터의 구성을 도시한 블럭도.
제2도는 본 발명과 관련된 업 레이트 컨버터의 구성을 도시한 블럭도.
제3도는 본 발명과 관련된 레이트 컨버터의 구성을 도시한 블럭도.
제4도는 제3도에 도시한 레이트 컨버터에 있어서 다운 레이트 컨버터로서의 동작을 도시한 타이밍 챠트.
제5도는 제3도에 도시한 레이트 컨버터에 있어서 업 레이트 컨버터로서의 동작을 도시한 타이밍 챠트.
제6도는 본 발명에 관계되는 레이트 컨버터의 다른 구성을 도시한 블럭도.
제7도는 제6도에 도시한 레이트 컨버터에 있어서 다운 레이트 컨버터로서의 동작을 도시한 타이밍 챠트.
제8도는 제6도에 도시한 레이트 컨버터에 있어서 업 레이트 컨버터로서의 동작을 도시한 타이밍 챠트.
제9도는 본 발명에 관계되는 레이트 컨버터의 다른 구성을 도시한 블럭도.
제10도는 제9도에 도시한 레이트 컨버터에 있어서 다운 레이트 컨버터로서의 동작을 도시한 타이밍 챠트.
제11도는 제9도에 도시한 레이트 컨버터에 있어서 업 레이트 컨버터로서의 동작을 도시한 타이밍 챠트.
제12도는 제9도에 도시한 레이트 컨버터에 있어서 다운 레이트 컨버터로서의 다른 동작을 도시한 타이밍 챠트.
제13도는 제9도에 도시한 레이트 컨버터에 있어서 업 레이트 컨버터로서의 다른 동작을 도시한 타이밍 챠트.
제14도는 종래의 다운 레이트 컨버터의 동작 원리를 시간축 상에 도시한 도면.
제15도는 종래의 다운 레이트 컨버터의 동작 원리를 주파수축 상에 도시한 도면.
제16도는 종래의 업 레이트 컨버터의 동작원리를 시간축 상에 도시한 도면.
제17도는 종래의 업 레이트 컨버터의 동작 원리를 주파수축 상에 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 11, 21 : 시프트 레지스터
2A-2D, 12A-12D, 22A1, 22B1, 22C1-22AN, 22BN, 22CN: 래치 회로
3A-3D, 13A-13C, 251-25N: 계수 발생기
4A-4D, 14A-14C, 261-26N: 승산기
5, 15, 27 : 가산기
23, 231-23N: 절환 스위치
30 : 래치 클록 발생기
[산업상의 이용분야]
본 발명은, 2개의 서로 다른 클록 레이트(Clock Rate)로 동작하는 디지털 회로 사이에서 데이터를 수수하기 위하여 데이터의 레이트를 변환하는 레이트 컨버터에 관한 것이다.
[종래의 기술]
일반적으로, 2개의 서로 다른 클록 레이트로 동작하는 디지털 회로 사이에서 데이터의 수수를 행하는데는, 데이터의 레이트를 변환하는 레이트 컨버터가 필요하다.
예컨대, 18MHz의 클록 레이트로 동작하는 촬상 장치의 디지털 영상 신호 처리 회로와, 13.5MHz의 클록 레이트로 동작하는 D1 기간에 준거한 디지털 비디오 테이프 레코더의 디지털 영상 처리 회로와의 사이에서 디지털 영상 신호의 수수를 행하는 경우에는, 상기 촬상 장치로부터 출력되는 디지털 영상 신호의 레이트를 18MHz에서 13.5MHz로 변환하는 다운 레이트 컨버터나 상기 디지털 비디오 테이프 레코더로부터 출력되는 디지털 영상 신호의 레이트를 13.5MHz에서 18MHz로 변환하는 업 레이트 컨버터 등의 레이트 컨버터가 필요하게 된다.
그리고, 종래의 레이트 컨버터는, 입력 데이터를 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 업 컨버트해서, 필터를 통해 거르는 것에 의해, 목적한 출력 클록 레이트의 출력 데이터를 얻는 것으로, 상기 최소 공배수의 클록 레이트의 필터링 처리를 필요로 했었다.
예컨대, 다운 레이트 컨버터에서는, 제14도 및 제15도에 나타낸 바와 같은 필터링 처리에 의해, 18MHz의 클록 레이트의 입력 데이터를 13.5MHz의 클록 레이트의 출력 데이터로 변환한다. 즉, 다운 레이트 컨버터에서는, 우선, 제14도의 (A)에 나타낸 바와 같은 18MHz의 클록 레이트의 입력 데이터 {Xn}에 대해서, 제14도의 (B)에 나타낸 바와 같이, 13.5MHz의 샘플 포인트가 될만한 부분에 0 데이터를 삽입해서, 상기 18MHz와 13.5MHz의 최소 공배수의 주파수 즉 54MHz의 클록 레이트로 업 컨버트한다. 이것에 의해, 주파수 영역에서는 제15도의 (A)에 나타낸 바와 같이 18MHz를 단위로 해서 반복하고 있던 주파수 성분이, 제15도의 (B)에 나타낸 바와 같이 주파수 특성은 그대로 반복 단위가 54MHz로 된다.
다음에, 상기 54MHz의 클록 레이트의 데이터로 제14도의 (C) 및 제15도의 (C)에 나타낸 바와 같은 특성의 필터를 거친다. 즉, 출력 클록 레이트는 13.5MHz이기 때문에, 샘플링 정리에 의해 54MHz의 반분인 27MHz까지의 사이에 13.5MHz의 반분인 6.75MHz 이상의 주파수 성분이 있으면 13.5MHz의 클록 레이트로 했을 경우에 되풀이하게 되어 버리고, 원래의 주파수 특성의 유지가 불가능하게 되기 때문에, 6.75MHz 이상의 주파수 성분을 억압하는 저역 필터를 거친다.
여기서, 6.75MHz 이상의 주파수 성분을 억압한 54MHz의 클록 레이트의 데이터 {Yn}은, 입력 데이터 Xn = ZnX1에 대해서, 54MHz로 동작하는 디지털 필터로 예컨대 탭 수를 12로 하는 다음의 식 (1)로 나타낸다.
이 성립되는 전달 함수 F1(z)의 필터링 처리를 실시함으로써,
성립된 데이터 Y1~ Y14를 얻을 수 있다.
그리고, 이와 같이 해서 얻어진 제14도의 (D) 및 제15도의 (D)에 나타난 상기 54MHz의 클록 레이트의 데이터 {Yn}으로부터, 제14도의 (E)에 나타낸 바와 같이 13.5MHz의 클록 레이트로 데이터를 꺼냄으로써, 제15도의 (E)에 나타낸 바와 같이 입력 데이터 {Xn}의 주파수 특성을 최대 현상 유지시킨 13.5MHz의 클록 레이트의 출력 데이터를 얻을 수 있다.
또, 다운 레이트 컨버터에서는, 제16도 및 제17도에 나타낸 바와 같은 필터링 처리에 의해, 13.5MHz의 클록 레이트의 입력 데이터를 18MHz의 클록 레이트의 출력 데이터로 변환한다.
즉, 다운 레이트 컨버터에 있어서도, 제16도의 (A)에 나타낸 바와 같은 13.5MHz의 클록 레이트의 입력 데이터 {Xn}에 대해서, 제16도의 (B)에 나타낸 바와 같이, 18MHz의 샘플링 포인트가 될 수 있는 부분에 0 데이터를 삽입해서, 상기 13.5MHz와 18MHz의 최소 공배수의 주파수 즉 54MHz의 클록 레이트로 업 컨버트한다. 이것에 의해, 주파수 영역에서는, 제17도의 (A)에 나타낸 바와 같이 13.5MHz를 단위로 해서 반복하고 있던 주파수 성분이, 제17도의 (B)에 나타낸 바와 같이 주파수 특성은 그대로 반복 단위가 54MHz로 된다.
다음에, 상기 54MHz의 클록 레이트의 데이터로 제16도의 (C) 및 제17도의 (C)에 나타낸 바와 같은 특성의 필터를 거친다. 즉, 출력 클록 레이트는 18MHz이기 때문에, 샘플링 정리에 의해 54MHz의 반분인 27MHz까지의 사이에 18MHz의 반분인 9MHz 이상의 주파수 성분이 있으면 18MHz의 클록 레이트로 했을 경우에 되풀이하게 되어 버려, 원래의 주파수 특성의 유지가 불가능하게 되기 때문에, 9MHz 이상의 주파수 성분을 억압하는 저역 필터를 거친다.
여기서, 9MHz 이상의 주파수 성분을 억압한 54MHz의 클록 레이트의 데이터 {Yn}은, 입력 데이터 Xn = ZnX1에 대해서, 54MHz로 동작하는 디지털 필터로 예컨대 탭 수를 12로 하는 다음의 식 2로 나타낸다.
다음 전달 함수 F2(2)의 필터링 처리에 의해,
로 얻을 수 있다.
그리고, 이와 같이 해서 얻어진 제16도의 (D) 및 제17도의 (D)에 나타낸 바와 같은 상기 54MHz의 클록 레이트의 데이터 {Yn}으로부터, 제16도의 (E)에 나타낸 바와 같이 18MHz의 클록 레이트로 데이터를 꺼냄으로써, 제17도의 (E)에 나타낸 바와 같이 입력 데이터 {Xn}의 주파수 특성을 최대 현상 유지시킨 18MHz의 클록 레이트의 출력 데이터를 얻을 수 있다.
[발명이 해결하려는 과제]
그런데 상술한 종래의 레이트 컨버터에서는 입력 데이터를 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 필터링 처리를 행하기 때문에 고속으로 동작하는 연산 처리부를 필요로 한다.
여기서, 18MHz의 클록 레이트의 입력 데이터를 13.5MHz의 클록 레이트의 출력 데이터로 변환하는 다운 레이트 컨버터에 있어서, 상술한 식 1로 나타낸 전달 함수 F1(Z)의 필터링 처리에 의해 얻어진 13.5MHz의 입력 클록 레이트와 18MHz의 출력 클록 레이트의 최소 공배수인 54MHz의 클록 레이트의 데이터 {Yn}은, 계수별로 다음의 3조로 분류할 수 있다.
우선, 제1조는,
이며 계수 {K0, K3, K6, K9}을 갖는 데이터 {Y3n-1}에 의해 구성된다.
다음 제2조는,
이며 계수 {K1, K4, K7, K10}을 갖는 데이터 {Y3n}에 의해 구성된다.
아울러, 제3조는,
이며 계수 {K2, K5, K8, K11}을 갖는 데이터 {Y3n-2}에 의해 구성된다.
상기 제1조의 계수 {K0, K3, K6, K9}을 갖는 데이터 {Y3n-1}은, Fa(Z) = K0+ K3·Z-1+ K6·Z-2+ K9·Z-3이며 전달함수 Fa(Z)가 동작하는 디지털 필터에 의해 얻을 수 있다.
또, 상기 제2조의 계수 {K1, K4, K7, K10}을 갖는 데이터 {Y3n}은, Fb(Z) = K1+ K4·Z-1+ K7·Z-2+ K10·Z-3이며 전달함수 Fb(Z)의 디지털 필터에 의해 얻을 수 있다.
아울러, 상기 제3조의 계수 {K2, K5, K8, K11}을 갖는 데이터 {Y3n-2}은, Fc(Z) = K2+ K5·Z-1+ K8·Z-2+ K11·Z-3이며 전달함수 Fc(Z)의 디지털 필터에 의해 얻을 수 있다.
따라서, 다운 레이트 컨버터에서는, 18MHz의 클록 레이트의 입력 데이터에 대해서, 0 데이터를 삽입해서 최소 공배수인 54MHz의 클록 레이트로 업 컨버트하는 대신에, 상기 각 전달 함수 Fa(Z), Fb(Z), Fc(Z)의 필터링 처리를 행하는 3개의 디지털 필터를 입력 클록 레이트의 18MHz로 병렬 동작시키는 것에 의해, 상기 데이터 {Yn}을 산출할 수 있다.
마찬가지로, 13.5MHz의 클록 레이트의 입력 데이터를 18MHz의 클록 레이트의 출력 데이터로 변환하는 업 레이트 컨버터에 있어서는, 상술한 식(2)로 나타낸 전달 함수 F2(Z)의 필터링 처리에 의해 얻어지는 13.5MHz의 입력 클록 레이트와 18MHz의 출력 클록 레이트의 최소 공배수인 54MHz의 클록 레이트의 데이터 {Yn}을 제1조의 계수 {K0, K4, K8}을 갖는 데이터 {Y4n-2}, 제2조의 계수 {K1, K5, K9}을 갖는 데이터 {Y4n-1}, 제3조의 계수 {K2, K6, K10}을 갖는 데이터 {Y4n}, 제4조의 계수 {K3, K7, K11}을 갖는 데이터 {Y4n-3}의 4조로 분류할 수 있고, 13.5MHz의 클록 레이트의 입력 데이터에 대해서, 0 데이터를 삽입해서 최소 공배수인 54MHz의 클록 레이트로 업 컨버트하는 대신에,
로 되며, 각 전달 함수 Fa(Z), Fb(Z), Fc(Z), Fd(Z)의 필터링 처리를 행하는 4개의 디지털 필터를 입력 클록 레이트의 13.5MHz로 병렬 동작시키는 것에 의해, 상기 데이터 {Yn}을 산출할 수 있다.
그러나, 이와 같이 복수의 디지털 필터를 입력 클록 레이트로 병렬 동작시킴으로써, 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 고속 동작하는 디지털 필터는 필요없게 되지만, 복수 디지털 필터가 필요해진다.
그래서, 본 발명은, 상술한 바와 같은 종래의 레이트 컨버터의 실정을 감안해, 입력 클록 레이트와 출력 클록 레이트의 최소 공배수 클록 레이트로 고속 동작하는 디지털 필터를 필요로 하지 않고, 1개의 디지털 필터에 의해 레이트를 변환할 수 있도록 한 레이트 컨버터의 제공을 목적으로 한다.
[과제를 해결하기 위한 수단]
상술한 바와 같이 레이트 컨버터는, 원리적으로, 입력 데이터를 입력 클록 레이트와 출력 클록 레이트의 최소 공배수 클록 레이트로 업 컨버트해서, 필터를 거쳐서 거름으로써, 목적의 출력 클록 레이트의 출력 데이터를 얻는 것인데, 상기 출력 클록 레이트의 출력 데이터 이외의 데이터를 산출할 필요는 없기 때문에, 출력 클록 레이트로 필터링 처리를 해서, 출력 클록 레이트의 출력 데이터를 얻도록 하면, 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 고속 동작하는 디지털 필터를 필요로 하지 않고, 출력 클록 레이트로 동작하는 1개의 디지털 필터에 의해 레이트를 변환할 수 있다.
예컨대, 18MHz 클록 레이트의 입력 데이터를 13.5MHz 클록 레이트의 출력 데이터로 변환하는 다운레이트 컨버터에서는, 원리적으로, 18MHz 클록 레이트의 입력 데이터를 업 컨버트한 입력 클록 레이트와 출력 클록 레이트의 최소 공배수인 54MHz의 클록 레이트의 데이터 {Yn}으로부터 13.5MHz의 클록 레이트로 꺼내어지는 데이터 {Y4n}, {Y4n+1}, {Y4n+2} 또는 {Y4n+3}을 출력 데이터로 하기 때문에, 예컨대 {Y4n}을 출력 데이터로 하는 경우에는,
로 되어, 상술한 제1조 내지 제3조의 계수에서 상기 각 전달 함수 Fa(Z), Fb(Z), Fc(Z)의 필터링 처리를 행하는 3개의 디지털 필터의 출력을 순차 선택하면 되고, 입력 데이터를 입력 클록 레이트의 18MHz로 래치하면서, 출력 클록 레이트의 13.5MHz로 제1조 내지 제3조의 계수를 순차 절환하여 1개의 디지털 필터를 동작시키는 것에 의해, 출력 데이터 {Y4n}을 얻을 수 있다.
마찬가지로, 13.5MHz 클록 레이트의 입력 데이터를 18MHz 클록 레이트의 출력 데이터로 변환하는 업 레이트 컨버터에서는, 18MHz의 클록 레이트로 꺼내어지는 데이터 {Y3n}, {Y3n+1} 또는 {Y3n+2}를 출력 데이터로 하기 때문에, 예컨대 {Y3n+1}을 출력 데이터로 하는 경우에는,
로 되어, 상술한 제1조 내지 제4조의 계수에서 상기 각 전달 함수 Fa(Z), Fb(Z), Fc(Z), Fd(Z)의 필터링 처리를 하는 4개의 디지털 필터의 출력을 순차 선택하면 되고, 입력 데이터를 입력 클록 레이트의 13.5MHz로 래치하면서, 출력 클록 레이트의 18MHz로 제1조 내지 제3조의 계수를 순차 절환하여 1개의 디지털 필터를 동작시키는 것에 의해, 출력 데이터 {Y3n}을 얻을 수 있다.
그래서, 본 발명에 관계되는 레이트 컨버터는, 상술한 과제를 해결하기 위하여, 입력 데이터가 공급되는 입력 클록 레이트로 동작하는 시프트 레지스터와, 상기 시프트 레지스터에 의한 지연 출력을 출력 클록 레이트로 래치해서 출력하는 래치 회로군과, 출력 클록 레이트로 필터 계수를 순차 발생하는 계수 발생기군과, 상기 래치 회로군에 의한 래치 출력과 상기 계수 발생기군에 의한 각 필터 계수를 승산하는 승산기군과, 상기 승산기군에 의한 승산 출력을 가산 합성하는 가산기를 갖춘 것을 특징으로 한다. 본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치 회로군은, 상기 시프트 레지스터에 의한 지연 출력을 출력 클록 레이트의 출력 클록과 그 반전 클록으로 병렬로 래치한 후에, 출력 클록으로 재 래치해서 출력하는 것을 특징으로 한다. 또, 본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치 회로군은, 출력 클록 레이트의 출력 클록과 그 반전 클록을 절환하여 상기 시프트 레지스터에 의한 지연 출력을 래치한 후에, 출력 클록으로 재 래치해서 출력하는 것을 특징으로 하는 제1청구항에 기재한 레이트 컨버터. 아울러, 본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치군은, 래치 클록 발생부가 발생하는 클록 레이트의 래치 클록에서 상기 시프트 레지스터에 의한 지연 출력을 래치한 후에, 출력 클록으로 재 래치해서 출력하는 것을 특징으로 한다.
또, 본 발명에 관계되는 다운 레이트 컨버터는, 입력 데이터가 공급되는 입력 클록 레이트로 동작하는 3단의 시프트 레지스터와, 상기 시프트 레지스터에 의한 지연 출력을 출력 클록 레이트로 래치해서 출력하는 4개의 래치 회로와, 출력 클록 레이트로 필터 계수를 순차 발생하는 4개의 계수 발생기와, 상기 각 래치 회로에 의한 래치 출력과 상기 각 계수 발생기에 의한 각 필터 계수를 승산하는 4개의 승산기와, 상기 각 승산기에 의한 승산 출력을 가산 합성하는 가산기를 갖춘 것을 특징으로 한다.
아울러, 본 발명에 관계되는 업 레이트 컨버터는, 입력 데이터가 공급되는 입력 클록 레이트로 동작하는 2단의 시프트 레지스터와, 상기 시프트 레지스터에 의한 지연 출력을 출력 클록 레이트로 래치해서 출력하는 3개의 래치 회로와, 출력 클록 레이트로 필터 계수를 순차 발생하는 3개의 계수 발생기와, 상기 각 래치 회로에 의한 래치 출력과 상기 계수 발생기에 의한 각 필터 계수를 승산하는 3개의 승산기와, 상기 각 승산기에 의한 승산 출력을 가산 합성하는 가산기를 갖춘 것을 특징으로 한다.
[작용]
본 발명에 관계되는 레이트 컨버터에서는, 입력 클록 레이트로 동작하는 시프트 레지스터에 의한 입력 데이터의 지연 출력을 래치 회로군에 의해 출력 클록 레이트도 래치하고, 그 래치 출력과 계수 발생기 군이 출력 클록 레이트로 순차 발생하는 각 필터 계수를 승산기군에 의해 승산하고, 그 승산 출력을 가산기로 가산 합성하는 것에 의해, 상기 입력 데이터에 출력 클록 레이트로 필터링 처리를 실시한다.
본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치 회로군은, 상기 시프트 레지스터에 의한 지연 출력을 출력 클록 레이트의 출력 클록과 그 반전 클록으로 병렬 래치한 후에, 출력 클록으로 재 래치해서 출력한다.
또, 본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치 회로군은, 출력 클록 레이트의 출력 클록과 그 반전 클록을 절환하여 상기 시프트 레지스터에 의한 지연 출력을 래치한 후에, 출력 클록으로 재 래치해서 출력한다.
아울러, 본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치군은, 래치 클록 발생부가 발생하는 출력 클록 레이트의 래치 클록으로 상기 시프트 레지스터에 의한 지연 출력을 래치한 후에, 출력 클록으로 재 래치해서 출력한다.
또, 본 발명에 관계되는 다운 레이트 컨버터는, 입력 클록 레이트로 동작하는 3단의 시프트 레지스터에 의한 지연 출력을 4개의 래치 회로에 의해 출력 클록 레이트로 래치하고, 그 래치 출력과 4개의 계수 발생기가 출력 클록 레이트로 순차 발생하는 각 필터 계수를 4개의 승산기에 의해 승산해서, 그 승산 출력을 가산기로 가산 합성하는 것에 의해, 상기 입력 데이터에 출력 클록 레이트로 필터링 처리를 실시한다.
아울러, 본 발명에 관계되는 업 레이트 컨버터는, 입력 클록 레이트로 동작하는 2단의 시프트 레지스터에 의한 지연 출력을 3개의 래치 회로에 의해 출력 클록 레이트로 래치하고, 그 래치 출력과 3개의 계수 발생기가 출력 클록 레이트로 순차 발생하는 각 필터계수를 3개의 승산기에 의해 승산해서, 그 승산 출력을 가산기로 가산 합성하는 것에 의해, 상기 입력 데이터에 출력 클록 레이트로 필터링 처리를 실시한다.
[실시예]
이하, 본 발명에 관계되는 레이트 컨버터의 일 실시예에 대해서 도면에 따라상세히 설명한다. 본 발명에 관계되는 레이트 컨버터는, 예컨대 제1도와 같이 구성된다.
이 제1도에 나타낸 레이트 컨버터는, 18MHz의 클록 레이트의 입력 데이터 {Xn}을 13.5MHz의 클록 레이트의 출력 데이터로 변환하는 다운 레이트 컨버터의 실시예로, 3단의 시프트 레지스터(1), 4개의 래치 회로(2A, 2B, 2C 및 2D) 4개의 계수 발생기(3A, 3B, 3C 및 3D), 4개의 승산기(4A, 4B, 4C 및 4D) 및 1개의 가산기(5)를 갖추고 있다.
이 실시예의 레이트 컨버터에 있어서, 18MHz의 클록 레이트의 입력 데이터 {Xn}은, 상기 시프트 레지스터(1)에 공급된다. 이 시프트 레지스터(1)는, 클록 CKIN에 의해 입력 클록 레이트의 18MHz로 동작해서, 상기 입력 데이터 {Xn}을 순차 지연시킨다. 그리고, 이 3단의 시프트 레지스터(1)에 의한 상기 입력 데이터 {Xn}의 지연 출력은, 상기 4개의 래치 회로(2A, 2B, 2C 및 2D)에 공급된다. 여기서, 상기 4개의 래치 회로(2A, 2B, 2C 및 2D) 내의 제1 래치 회로(2A)에는 상기 입력 데이터 {Xn}이 직접 공급되고, 제2 래치 회로(2B)에는 1클록분 지연된 입력 데이터 {Xn}이 공급되며, 제3 래치 회로(2C)에는 2클록분 지연된 입력 데이터 {Xn}이 공급되고, 제4 래치 회로(2D)에는 3클록분 지연된 입력 데이터 {Xn}이 공급된다.
또, 상기 4개의 래치 회로(2A, 2B, 2C 및 2D)는 데이터 셀렉터용 래치 클록 CKDATA-SEL에 의해 13.5MHz의 출력 클록 레이트로 동작해서, 상기 3단의 시프트 레지스터(1)에 의한 상기 입력 데이터 {Xn}의 지연 출력을 래치한다. 그리고, 이 래치 회로(2A, 2B, 2C 및 2D)의 각 래치 출력은, 상기 4개의 승산기(4A, 4B, 4C 및 4D)에 공급된다. 여기서, 상기 4개의 승산기(4A, 4B, 4C 및 4D)내의 제1승산기(4A)에는 상기 제1 래치 회로(2A)의 래치 출력이 공급되고, 제2승산기(4B)에는 상기 제2 래치 회로(2B)의 래치 출력이 공급되고, 제3승산기(4C)에는 상기 제3 래치 회로(2C)의 래치 출력이 공급되고, 제4승산기(4D)에는 상기 제4 래치 회로(2D)의 래치 출력이 공급된다.
또, 상기 4개의 계수 발생기(3A, 3B, 3C 및 3D)는, 상술한 식(1)로 나타낸 전달함수 F(Z)에 있어서의 필터 계수 Ki를 3개씩 병렬로 13.5MHz의 출력 클록 레이트로 순차 발생한다. 즉, 상기 4개의 계수 발생기(3A, 3B, 3C 및 3D)내의 제1 계수 발생기(3A)는, 필터 계수 K1, K2, K0를 반복해 발생한다. 이 제1 계수 발생기(3A)에 의해 발생되는 필터 계수 K1, K2, K0는, 상기 제1 승산기(4A)에 13.5MHz의 출력 클록 레이트로 순차 공급된다. 또, 제2 계수 발생기(3B)는, 필터 계수 K4, K5, K3를 반복해 발생한다. 이 제2 계수 발생기(3B)에 의해 발생되는 필터 계수 K4, K5, K3는, 상기 제2 승산기(4B)에 13.5MHz의 출력 클록 레이트로 순차 공급된다.
또, 제3 계수 발생기(3C)는, 필터 계수 K7, K8, K6을 반복해 발생한다. 이 제3 계수 발생기(3C)에 의해 발생되는 필터 계수 K7, K8, K6은, 상기 제3 승산기(4C)에 13.5MHz의 출력 클록 레이트로 순차 공급된다. 아울러, 제4 계수 발생기(3D)는, 필터 계수 K10, K11, K9를 반복해 발생한다. 이 제1 계수 발생기(3A)에 의해 발생되는 필터 계수 K1, K2, K0는, 상기 제1 승산기(4A)에 13.5MHz의 출력 클록 레이트로 순차 공급된다. 또, 제2 계수 발생기(3B)는, 필터 계수 K4, K5, K3를 반복해 발생한다. 이 제2 계수 발생기(3B)에 의해 발생되는 필터 계수 K4, K5, K3는, 상기 제2 승산기(4B)에 13.5MHz의 출력 클록 레이트로 순차 공급된다. 또, 제3 계수 발생기(3C)는, 필터 계수 K7, K8, K6을 반복해 발생한다. 이 제3 계수 발생기(3C)에 의해 발생되는 필터 계수 K7, K8, K6는, 상기 제3승산기(4C)에 13.5MHz의 출력 클록 레이트로 순차 공급된다. 아울러, 제4 계수 발생기(3D)는, 필터 계수 K10, K11, K9를 반복해 발생한다. 이 제4 계수 발생기(3D)에 의해 발생되는 필터 계수 K10, K11, K9은, 상기 제4 승산기(4D)에 13.5MHz의 출력 클록 레이트로 순차 공급된다.
아울러, 상기 4개의 승산기(4A, 4B, 4C 및 4D)는, 상기 4개의 래치 회로(2A, 2B, 2C 및 2D)의 각 래치 출력과 상기 4개의 계수 발생기(3A, 3B, 3C 및 3D)에 의한 Ki를 병렬적으로 승산하는 승산 처리를 13.5MHz의 출력 클록 레이트로 순차 행한다. 이들 승산기(4A, 4B, 4C 및 4D)에 의한 각 승산 출력은, 상기 가산기(5)에 공급된다.
그리고, 상기 가산기(5)는, 상기 승산기(4A, 4B, 4C 및 4D)에 의한 각 승산 출력을 가산하는 것에 의해, 18MHz의 출력 클록 레이트의 입력 데이터 {Xn}을 13.5MHz의 출력 클록 레이트로 변환한 출력 데이터 {Y4n}, 즉,
를 순차 출력한다.
또, 본 발명에 관계되는 레이트 컨버터는, 예컨대 제2도와 같이 구성된다.
이 제2도에 나타낸 레이트 컨버터는, 13.5MHz의 데이터 레이트의 입력 데이터 {Xn}을 18MHz의 데이터 레이트의 출력 데이터로 변환하는 업 레이트 컨버터의 실시예로, 2단의 시프트 레지스터(11), 3개의 래치 회로(12A, 12B 및 12C), 3개의 계수 발생기(13A, 13B 및 13C), 3개의 승산기(14A, 14B 및 14C) 및 1개의 가산기(15)를 갖추고 있다.
이 실시예의 레이트 컨버터에 있어서, 13.5MHz의 데이터 레이트의 입력 데이터 {Xn}은, 상기 시프트 레지스터 (11)에 공급된다. 이 시프트 레지스터 (11)는, 클록 CKIN에 의해 입력 데이터 레이트의 13.5MHz로 동작해서, 상기 입력 데이터 {Xn}을 순차 지연시킨다. 그리고, 이 2단의 시프트 레지스터(11)에 의한 상기 입력 데이터 {Xn}의 지연 출력은, 상기 3개의 래치 회로(12A, 12B 및 12C)에 공급된다. 여기서, 상기 3개의 래치 회로(12A, 12B 및 12C) 내의 제1 래치 회로(12A)에는 상기 입력 데이터 {Xn}이 직접 공급되고, 제2 래치 회로(12B)에는 1클록분 지연된 입력 데이터 {Xn}이 공급되고, 제3 래치 회로(12C)에는 2클록분 지연된 입력 데이터 {Xn}이 공급된다.
또, 상기 3개의 래치 회로(12A, 12B 및 12C)는, 데이터 셀렉터용의 래치 클록 CKDATA-SEL에 의해 출력 클록 레이트의 18MHz로 동작해서, 상기 3단의 시프트 레지스터(11)에 의한 상기 입력 데이터 {Xn}의 지연 출력을 래치한다. 그리고, 이 래치 회로(12A, 12B 및 12C)의 각 래치 출력은, 상기 3개의 승산기(14A, 14B 및 14C)에 공급된다. 여기서, 상기 3개의 승산기(14A, 14B 및 14C)내의 제1승산기(14A)에는 상기 제1 래치 회로(12A)의 래치 출력이 공급되고, 제2승산기(14B)에는 상기 제2 래치 회로(12B)의 래치 출력이 공급되고, 제3승산기(14C)에는 상기 제3 래치 회로(12C)의 래치 출력이 공급된다.
또, 상기 3개의 계수 발생기(13A, 13B 및 13C)는, 상술한 식(2)로 나타낸 전달함수 F(Z)에 있어서의 필터 계수 Ki를 4개씩 병렬적으로 출력 클록 레이트 18MHz로 순차 발생한다.
즉, 상기 3개의 계수 발생기(13A, 13B 및 13C)내의 제1 계수 발생기(13A)는, 필터 계수 K3, K2, K1, K0를 반복해 발생한다. 이 제1 계수 발생기(13A)에 의해 발생되는 필터 계수 K3, K2, K1, K0는, 상기 제1 승산기(14A)에 18MHz의 출력 클록 레이트로 순차 공급된다. 또, 제2 계수 발생기(13B)는, 필터 계수 K7, K6, K5, K4를 반복해 발생한다. 이 제2 계수 발생기(13B)에 의해 발생되는 필터 계수 K7, K6, K5, K4는, 상기 제2 승산기(14B)에 18MHz의 출력 클록 레이트로 순차 공급된다. 또, 제3 계수 발생기(13C)는, 필터 계수 K11, K10, K9, K8을 반복해 발생한다. 이 제3 계수 발생기(13C)에 의해 발생되는 필터 계수 K11, K10, K9, K8은, 상기 제3 승산기(14C)에 18MHz의 출력 클록 레이트로 순차 공급된다.
아울러, 상기 3개의 승산기(14A, 14B 및 14C)는, 상기 3개의 래치 회로(12A, 12B 및 12C)의 각 래치 출력과 상기 3개의 계수 발생기(13A, 13B 및 13C)에 의한 필터 계수 Ki를 병렬적으로 승산하는 승산 처리를 18MHz의 출력 클록 레이트로 순차 행한다. 이들 승산기(14A, 14B 및 14C)에 의한 각 승산 출력은 상기 가산기(15)에 공급된다.
그리고, 상기 가산기(15)는, 상기 승산기(14A, 14B 및 14C)에 의한 각 승산 출력을 가산하는 것에 의해, 13.5MHz의 출력 클록 레이트의 입력 데이터 {Xn}을 18MHz의 출력 클록 레이트로 변환한 출력 데이터 {Y3n+1}, 즉,
을 순차 출력한다.
이와 같이, 본 발명에 관계되는 레이트 컨버터에서는, 입력 클록 레이트로 동작하는 시프트 레지스터에 의한 입력 데이터의 지연 출력을 래치 회로군에 의해 출력 클록 레이트로 래치하고, 그 래치 출력과 계수 발생기군이 출력 클록 레이트로 순차 발생하는 각 필터 계수를 승산기군에 의해 승산해, 그 승산 출력을 가산 합성하는 가산기로 가산 합성함으로써, 상기 입력 데이터에 출력 클록 레이트로 필터링 처리를 실시해서, 원하는 출력 클록 레이트의 출력 데이터를 얻을 수 있다. 즉, 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 고속 동작하는 디지털 필터를 필요로 하지 않고, 1개의 디지털 필터에 의해 입력 클록 레이트의 입력 데이터를 원하는 출력 클록 레이트의 출력 데이터로 변환할 수 있다.
또, 본 발명에 관계되는 레이트 컨버터는, 예컨대 제3도와 같이 구성된다.
이 제3도에 나타낸 레이트 컨버터는, (N-1) 단의 시프트 레지스터(21), 3N개의 래치 회로(22A1, 22B1, 22C1~ 22AN, 22BN및 22CN), N개의 절환 스위치(231~23N) 1개의 인버터(24), N개의 계수 발생기(251~25N), N개의 승산기(261~26N) 및 1개의 가산기(7)를 갖추고 있다.
이 실시예의 레이트 컨버터에 있어서, 상기 (N-1)단의 시프트 레지스터(21)에는, 18MHz 또는 13.5MHz의 클록 레이트의 입력 데이터 {Xn}이 공급된다. 이 시프트 레지스터 (21)는, 클록 CKIN에 의해 입력 클록 레이트의 18MHz 또는 13.5MHz로 동작해서, 상기 입력 데이터 {Xn}을 순차 지연시킨다. 그리고, 이 (N-1) 단의 시프트 레지스터(21)에 의한 상기 입력 데이터 {Xn}의 지연 출력이, 상기 3N개의 래치 회로(22A1, 22B1, 22C1~ 22AN, 22BN및 22CN) 및 N개의 절환 스위치(231~23N)을 거쳐서 상기 N개의 승산기(261~26N)에 공급된다.
여기서, 상기 각 래치 회로(22A122B1)에는 상기 입력 데이터 {Xn}이 직접 공급되고, 이들 래치 회로(22A122B1)의 각 래치 출력이 상기 절환 스위치 래치 회로(231)에 의해 선택되어 상기 래치 회로(22C1)을 매개로 해서 상기 승산기(261)에 공급된다. 또, 상기 각 래치 회로(22A222B2)에는 상기 입력 데이터 {Xn}이 상기 시프트 레지스터(21)에 의해 1클록분 지연되어 공급되고, 이들 래치 회로(22A222B2)의 각 래치 출력이 상기 절환 스위치(232)에 의해 선택되어 상기 래치 회로(22C2)를 매개로 해서 상기 승산기(262)에 공급된다.
이하 마찬가지로, 각 래치 회로(22A222B2~ 22AN22BN)에는, 상기 입력 데이터 {Xn}이 상기 시프트 레지스터(21)에 의해 2~N 클록분 지연되어 공급되고, 이들 래치 회로(22A222B2~ 22AN22BN)의 각 래치 출력이 상기 절환 스위치(232~ 22N)에 의해 선택되어 상기 래치 회로(22C2~ 22CN)을 매개로 해서 상기 승산기(262~ 26N)에 공급된다.
또, 상기 3N개의 래치 회로(22A1, 22B1, 22C1~ 22AN, 22BN, 22CN)내의 각 래치 회로(22A1, 22C1~ 22AN, 22CN)은, 출력 클록 CKR에 의해 출력 클록 레이트의 13.5MHz 또는 18MHz로 래치 동작을 행하고, 다른 각 래치 회로(22B1~ 22BN)는, 상기 출력 클록 CKR을 상기 인버터(24)에 의해 반전한 반전 클록에 의해 출력 클록 레이트의 13.5MHz 또는 18MHz로 래치 동작을 행한다.
예컨대 18MHz의 클록 레이트의 입력 데이터 {Xn}을 13.5MHz의 클록 레이트의 출력 데이터 {Y4n}으로 변환하는 다운 레이트 컨버터로 이 실시예의 레이트 컨버터를 동작시키는 경우에는, 제4도에 나타내고 있는 바와 같이, 18MHz의 입력 데이터 {Xn}이 래치 회로(22An 22Bn)에 의해 13.5MHz의 출력 클록과 그 반전 클록으로 병렬로 래치되어, 이들 래치 회로(22An 22B1)의 각 래치 출력이 상기 절환 스위치(23n)에 의해 선택되고, 13.5MHz의 출력 클록으로 상기 래치 회로(22Cn)에 의해 재래치된다. 또, 13.5MHz의 클록 레이트의 입력 데이터 {Xn}을 18MHz의 클록 레이트의 출력 데이터 {Y4n}으로 변환하는 업 레이트 컨버터로 이 실시예의 레이트 컨버터를 동작시키는 경우에는, 제5도에 나타내고 있는 바와 같이, 13.5MHz의 입력 데이터 {Xn}이 래치 회로(22An 22Bn)에 의해 18MHz의 출력 클록과 그 반전 클록으로 병렬로 래치되어, 이들 래치 회로(22An 22Bn)의 각 래치 출력이 상기 절환 스위치(23n)에 의해 선택되고, 18MHz의 출력 클록으로 상기 래치 회로(22Cn)에 의해 다시 래치된다.
즉, 이 실시예의 레이트 컨버터에서는, 상기 시프트 레지스터(21)에 의한 지연 출력을 출력 클록 레이트로 래치하는 래치 회로군이 상기 3N 개의 래치 회로(22A1, 22B1, 22C1~ 22AN, 22BN, 22CN)과 N개의 절환 스위치(231~23N)에 의해 구성되고, 상기 시프트 레지스터(21)에 의한 지연 출력을 상기(22A1, 22C1~ 22AN, 22CN)에 의해, 출력 클록과 그 반전 클록으로 병렬 래치해서, 각 래치 출력이 상기 절환 스위치(231~ 22N)에 의해 선택되어 공급되는 상기 래치 회로(22C1~ 22CN)에 의해 출력 클록으로 다시 래치하도록 되어 있다. 이것에 의해, 상기 래치 회로(22C1~ 22CN)에 의해, 입력 클록 레이트의 입력 데이터 {Xn}을 출력 클록 레이트로 확실하게 래치할 수 있다.
아울러, 상기 N개의 승산기(261~ 26N)는, 상기 각 래치 회로(22C1~ 22CN)의 각 래치 출력과 상기 N개의 계수 발생기(251~ 25N)에 의한 Ki를 병렬적으로 승산하는 승산 처리를 출력 클록 레이트의 13.5MHz 또는 18MHz로 순차 행한다.
여기서, 상술한 제3도에 나타낸 실시예의 레이트 컨버터에 있어서, 출력 클록 레이트의 출력 클록과 인버터(24)에 의한 상기 출력 클록 반전 클록을 절환 스위치(23)에 의해 절환하고, 각 스위치 회로(22A1~ 22AN)에 공급하도록 하면, N개의 각 래치 회로(22B1~ 22BN)와 각 절환 스위치(231~ 23N)를 생략할 수 있어, 제6도에 나타낸 실시예와 같이, (N-1) 단의 시프트 레지스터(21), 2N개의 래치 회로(22A1, 22C1~ 22AN, 22CN), 1개의 절환 스위치(23), 1개의 인버터(24), N개의 계수 발생기(351~ 35N), N개의 승산기(261~ 26N) 및 1개의 가산기(27)에 의해 레이트 컨버터를 구성할 수 있다.
이 제6도에 나타낸 실시예의 레이트 컨버터에서는, 예컨대 18MHz의 클록 레이트의 입력 데이터 {Xn}을 13.5MHz의 클록 레이트의 출력 데이터 {Y4n}로 변환하는 다운 레이트 컨버터로 동작시키는 경우에는, 제7도에 나타낸 바와 같이, 시프트 레지스터(21)에 의한 18MHz의 입력 데이터 {Xn}의 지연 출력이 래치 회로(22A1~ 22AN)에 의해 13.5MHz의 출력 클록과 그 반전 클록으로 래치되어, 이들 래치 회로(22A1~ 22AN)의 래치 출력이 13.5MHz의 출력 클록으로 상기 래치 회로(22C1~ 22CN)에 의해 다시 래치된다.
또, 13.5MHz의 클록 레이트의 입력 데이터 {Xn}을 18MHz의 클록 레이트의 출력 데이터 {Y4n}으로 변환하는 업 레이트 컨버터로 이 실시예의 레이트 컨버터를 동작시키는 경우에는, 제8도에 나타내고 있는 바와 같이, 시프트 레지스터(21)에 의한 13.5MHz의 입력 데이터 {Xn}의 지연 출력이 래치 회로(22A1~ 22AN)에 의해 18MHz의 출력 클록과 그 반전 클록으로 래치되어, 이들 래치 회로(22A1~ 22AN)의 래치 출력이 18MHz의 출력 클록으로 상기 래치 회로(22C1~ 22CN)에 의해 다시 래치된다.
아울러, 상술한 제6도에 나타낸 실시예의 레이트 컨버터에 있어서, 시프트 레지스터(21)에 의한 입력 데이터 {Xn}의 지연 출력을 래치하는 각 래치 회로(22A1~ 22AN)는, 출력 클록 레이트의 출력 데이터에 필요한 데이터를 래치하면 좋고, 반드시 출력 클록과 그 반전 클록으로 래치 동작을 행할 필요는 없다.
따라서, 상기 각 래치 회로(22A1~ 22AN)에 출력 클록과 그 반전 클록을 공급하는 절환 스위치(23) 및 인버터(24)에 대신해서, 제9도에 나타낸 실시예의 레이트 컨버터와 같이, 각 래치 회로(22A1~ 22AN)에 래치 클록을 주는 래치 클록 발생부(30)를 설치해서, 예컨대, 제10도에 나타낸 바와 같은 타이밍의 래치 클록으로 시프트 레지스터(21)에 의한 입력 데이터 {Xn}의 지연 출력을 각 래치 회로(22A1~ 22AN)에 의해 래치하도록 해서, 다운 레이트 컨버터로 동작시키거나, 또, 제11도에 나타낸 바와 같은 타이밍의 래치 클록으로 시프트 레지스터(21)에 의한 입력 데이터 {Xn}의 지연 출력을 각 래치 회로(22A1~ 22AN)에 의해 래치하도록 해서, 업 레이트 컨버터로 동작시킬 수 있다.
또, 이 제9도에 나타낸 실시예의 레이트 컨버터에서는, 상기 래치 클록 발생부(30)에 있어서 18MHz의 입력 클록과 그 4분주 클록으로부터 제12도에 나타낸 바와 같은 타이밍 래치 클록을 발생하도록 해서, 시프트 레지스터(21)에 의한 입력 데이터 {Xn}의 지연 출력을 각 래치 회로(22A1~ 22AN)으로 래치하는 것에 의해, 다운 레이트 컨버터로 동작시키거나, 상기 래치 클록 발생부(30)에 있어서 18MHz의 출력 클록과 그 4분주 클록으로부터 제13도에 나타낸 바와 같은 타이밍 래치 클록을 발생하도록 해서, 시프트 레지스터(21)에 의한 입력 데이터 {Xn}의 지연 출력을 각 래치 회로(22A1~ 22AN)로 래치하는 것에 의해, 업 레이트 컨버터로 동작시킬 수 있다.
[발명의 효과]
이상의 설명으로도 분명해진 바와 같이, 본 발명에 관계되는 레이트 컨버터에서는, 입력 클록 레이트로 동작하는 시프트 레지스터에 의한 입력 데이터의 지연 출력을 래치 회로군에 의해 출력 클록 레이트로 래치하고, 그 래치 출력과 계수 발생기군이 출력 클록 레이트로 순차 발생하는 각 필터 계수를 승산기군에 의해 승산하고, 그 승산 출력을 가산 합성하는 가산기로 가산 합성하는 것으로, 상기 입력 데이터에 출력 클록 레이트로 필터링 처리를 실시해서, 원하는 출력 클록 레이트의 출력 데이터를 얻을 수 있다. 즉, 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 고속 동작하는 디지털 필터를 필요로 하지 않고, 1개의 디지털 필터에 의해 입력 클록 레이트의 입력 데이터를 원하는 출력 클록 레이트의 출력 데이터로 변환할 수 있다.
본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치 회로군은, 상기 시프트 레지스터에 의한 지연 출력을 출력 클록과 그 반전 클록으로 병렬로 래치한 후에, 출력 클록으로 재 래치하는 것에 의해, 출력 클록 레이트의 출력 데이터에 필요한 데이터를 확실하게 래치할 수 있다.
또, 본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치 회로군은, 출력 클록과 그 반전 클록을 절환해서 상기 시프트 레지스터에 의한 지연 출력을 래치한 후에, 출력 클록으로 재 래치하는 것에 의해, 출력 클록 레이트의 출력 데이터에 필요한 데이터를 확실하게 래치할 수 있다.
아울러, 본 발명에 관계되는 레이트 컨버터에 있어서, 상기 래치군은, 래치 클록 발생부가 발생하는 래치 클록으로 상기 시프트 레지스터에 의한 지연 출력을 래치한 후에, 출력 클록으로 재 래치해서 출력하는 것에 의해, 출력 클록 레이트의 출력 데이터에 필요한 데이터를 확실하게 래치할 수 있다.
또, 본 발명에 의하면, 입력 클록 레이트로 동작하는 3단의 시프트 레지스터에 의한 입력 데이터의 지연 출력을 4개의 래치 회로에 의해 출력 클록 레이트로 래치하고, 그 래치 출력과 4개의 계수 발생기가 출력 클록 레이트로 순차 발생하는 각 필터 계수를 4개의 승산기에 의해 승산하고, 그 승산 출력을 가산 합성하는 가산기에 의해 가산 합성하는 것으로, 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 고속 동작하는 디지털 필터를 필요로 하지 않고, 1개의 디지털 필터에 의해 입력 클록 레이트의 입력 데이터를 원하는 출력 클록 레이트의 출력 데이터로 변환할 수 있는 다운 레이트 컨버터를 제공할 수 있다.
아울러, 본 발명에 의하면, 입력 클록 레이트로 동작하는 2단의 시프트 레지스터에 의한 지연 출력을 3개의 래치 회로에 의해 출력 클록 레이트로 래치하고, 그 래치 출력을 3개의 계수 발생기가 출력 클록 레이트로 순차 발생하는 각 필터 계수를 3개의 승산기에 의해 승산해, 그 승산 출력을 가산 합성하는 가산기에 의해 가산 합성하는 것으로, 입력 클록 레이트와 출력 클록 레이트의 최소 공배수의 클록 레이트로 고속 동작하는 디지털 필터를 필요로 하지 않고, 1개의 디지털 필터에 의해 입력 클록 레이트의 입력 데이터를 원하는 출력 클록 레이트의 출력 데이터로 변환할 수 있는 업 레이트 컨버터를 제공할 수 있다.
또한, 상술한 각 실시예에서는 18MHz의 데이터와 13.5MHz 데이터 사이에서 레이트 변환을 행하는 다운 레이트 컨버터 및 업 레이트 컨버터에 대해서 설명했지만, 본 발명은, 상기 주파수간의 레이트 변환을 행하는 레이트 컨버터만에 한정되지 않고, 다른 주파수간의 레이트 변환을 행하는 레이트 컨버터에 적용할 수 있다.

Claims (5)

  1. 입력 데이터가 공급되고, 입력 클록 레이트로 동작하는 직렬 접속된 복수단의 시프트 레지스터와,
    상기 복수단의 시프트 레지스터의 각 출력을, 출력 클록 레이트의 출력 클록과 그 반전 클록으로 병렬로 래치시킨 후, 출력 클록으로 다시 래치시켜 출력하는 래치 회로군과,
    출력 클록 레이트로 필터 계수를 순차 발생하는 계수 발생기군과,
    상기 래치 회로군에 의한 래치 출력과 상기 계수 발생기군에 의한 각 필터 계수를 승산하는 승산기군과,
    상기 승산기군에 의한 승산 출력을 가산 합성하는 가산기를 구비하는 것을 특징으로 하는 레이트 컨버터.
  2. 입력 데이터가 공급되고, 입력 클록 레이트로 동작하는 직렬 접속된 복수단의 시프트 레지스터와,
    상기 복수단의 시프트 레지스터의 각 출력을, 출력 클록 레이트의 출력 클록과 그 반전 클록을 절환하여 래치시킨 후, 출력 클록으로 다시 래치시켜 출력하는 래치 회로군과,
    출력 클록 레이트로 필터 계수를 순차 발생하는 계수 발생기군과,
    상기 래치 회로군에 의한 래치 출력과 상기 계수 발생기군에 의한 각 필터 계수를 승산하는 승산기군과,
    상기 승산기군에 의한 승산 출력을 가산 합성하는 가산기를 구비하는 것을 특징으로 하는 레이트 컨버터.
  3. 입력 데이터가 공급되고, 입력 클록 레이트로 동작하는 직렬 접속된 복수단의 시프트 레지스터와,
    상기 복수단의 시프트 레지스터의 각 출력을, 래치 클록 발생부가 발생하는 출력 클록 레이트의 래치 클록으로 래치시킨 후, 출력 클록으로 다시 래치시켜 출력하는 래치 회로군과,
    출력 클록 레이트로 필터 계수를 순차 발생하는 계수 발생기군과,
    상기 래치 회로군에 의한 래치 출력과 상기 계수 발생기군에 의한 각 필터 계수를 승산하는 승산기군과,
    상기 승산기군에 의한 승산 출력을 가산 합성하는 가산기를 구비하는 것을 특징으로 하는 레이트 컨버터.
  4. 입력 데이터가 공급되고, 입력 클록 레이트로 동작하는 직렬 접속된 3단의 시프트 레지스터와,
    상기 3단의 시프트 레지스터의 각 출력을, 출력 클록 레이트로 래치시켜 출력하는 4개의 래치 회로와,
    출력 클록 레이트로 필터 계수를 순차 발생하는 4개의 계수 발생기와,
    상기 각 래치 회로에 의한 래치 출력과 상기 각 계수 발생기에 의한 각 필터 계수를 승산하는 4개의 승산기와,
    상기 각 승산기에 의한 승산 출력을 가산 합성하는 가산기를 구비하는 것을 특징으로 하는 다운 레이트 컨버터.
  5. 입력 데이터가 공급되고, 입력 클록 레이트로 동작하는 직렬 접속된 2단의 시프트 레지스터와,
    상기 2단의 시프트 레지스터의 각 출력을 출력 클록 레이트로 래치시켜 출력하는 3개의 래치 회로와,
    출력 클록 레이트로 필터 계수를 순차 발생하는 3개의 계수 발생기와,
    상기 각 래치 회로에 의한 래치 출력과 상기 각 계수 발생기에 의한 각 필터 계수를 승산하는 3개의 승산기와,
    상기 각 승산기에 의한 승산 출력을 가산 합성하는 가산기를 구비하는 것을 특징으로 하는 업 레이트 컨버터.
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