JPH066810A - レートコンバータ - Google Patents
レートコンバータInfo
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- JPH066810A JPH066810A JP4185774A JP18577492A JPH066810A JP H066810 A JPH066810 A JP H066810A JP 4185774 A JP4185774 A JP 4185774A JP 18577492 A JP18577492 A JP 18577492A JP H066810 A JPH066810 A JP H066810A
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- clock rate
- latch
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0685—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being rational
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0102—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving the resampling of the incoming video signal
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- Signal Processing (AREA)
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- Color Television Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【目的】 入力クロックレートと出力クロックレートの
最小公倍数のクロックレートで動作するディジタルフィ
ルタを必要とすることなく、１個のディジタルフィルタ
によりレート変換を行うことのできるレートコンバータ
を提供する。 【構成】 入力クロックレートで動作するシフトレジス
タ１による入力データの遅延出力をラッチ回路２Ａ〜２
Ｄ群により出力クロックレートでラッチし、そのラッチ
出力と係数発生器３Ａ〜３Ｄ群が出力クロックレートで
順次発生するフィルタ係数とを乗算器４Ａ〜４Ｄ群によ
り乗算し、その乗算出力を加算器５により加算合成する
ことにより、上記入力データに出力クロックレートでフ
ィルタリング処理を施す。
最小公倍数のクロックレートで動作するディジタルフィ
ルタを必要とすることなく、１個のディジタルフィルタ
によりレート変換を行うことのできるレートコンバータ
を提供する。 【構成】 入力クロックレートで動作するシフトレジス
タ１による入力データの遅延出力をラッチ回路２Ａ〜２
Ｄ群により出力クロックレートでラッチし、そのラッチ
出力と係数発生器３Ａ〜３Ｄ群が出力クロックレートで
順次発生するフィルタ係数とを乗算器４Ａ〜４Ｄ群によ
り乗算し、その乗算出力を加算器５により加算合成する
ことにより、上記入力データに出力クロックレートでフ
ィルタリング処理を施す。
Description
【０００１】
【産業上の利用分野】本発明は、２つ異なるクロックレ
ートで動作するディジタル回路間でデータを受け渡しす
るためにデータのレートを変換するレートコンバータに
関するものである。
ートで動作するディジタル回路間でデータを受け渡しす
るためにデータのレートを変換するレートコンバータに
関するものである。
【０００２】
【従来の技術】一般に、２つ異なるクロックレートで動
作するディジタル回路間でデータの授受を行うには、デ
ータのレートを変換するレートコンバータを必要とす
る。
作するディジタル回路間でデータの授受を行うには、デ
ータのレートを変換するレートコンバータを必要とす
る。
【０００３】例えば、１８ＭＨｚのクロックレートで動
作する撮像装置のディジタル映像信号処理回路と、１
３．５ＭＨｚのクロックレートで動作するＤ１期間に準
拠したディジタルビデオテープレコーダのディジタル映
像信号処理回路との間でディジタル映像信号の授受を行
う場合には、上記撮像装置から出力されるディジタル映
像信号のレートを１８ＭＨｚから１３．５ＭＨｚに変換
するダウンレートコンバータや上記ディジタルビデオテ
ープレコーダから出力されるディジタル映像信号のレー
トを１３．５ＭＨｚから１８ＭＨｚに変換するアップレ
ートコンバータなどのレートコンバータが必要となる。
作する撮像装置のディジタル映像信号処理回路と、１
３．５ＭＨｚのクロックレートで動作するＤ１期間に準
拠したディジタルビデオテープレコーダのディジタル映
像信号処理回路との間でディジタル映像信号の授受を行
う場合には、上記撮像装置から出力されるディジタル映
像信号のレートを１８ＭＨｚから１３．５ＭＨｚに変換
するダウンレートコンバータや上記ディジタルビデオテ
ープレコーダから出力されるディジタル映像信号のレー
トを１３．５ＭＨｚから１８ＭＨｚに変換するアップレ
ートコンバータなどのレートコンバータが必要となる。
【０００４】そして、従来のレートコンバータは、入力
データを入力クロックレートと出力クロックレートの最
小公倍数のクロックレートにアップコンバートして、フ
ィルタをかけて間引くことにより、目的の出力クロック
レートの出力データを得るものであって、上記最小公倍
数のクロックレートでのフィルタリング処理を必要とし
ていた。
データを入力クロックレートと出力クロックレートの最
小公倍数のクロックレートにアップコンバートして、フ
ィルタをかけて間引くことにより、目的の出力クロック
レートの出力データを得るものであって、上記最小公倍
数のクロックレートでのフィルタリング処理を必要とし
ていた。
【０００５】例えば、ダウンレートコンバータでは、図
１４及び図１５に示すようなフィルタリング処理によっ
て、１８ＭＨｚのクロックレートの入力データを１３．
５ＭＨｚのクロックレートの出力データに変換する。
１４及び図１５に示すようなフィルタリング処理によっ
て、１８ＭＨｚのクロックレートの入力データを１３．
５ＭＨｚのクロックレートの出力データに変換する。
【０００６】すなわち、ダウンレートコンバータでは、
先ず、図１４のＡに示すような１８ＭＨｚのクロックレ
ートの入力データ｛Ｘn ｝に対して、図１４のＢに示す
ように、１３．５ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１８ＭＨｚと１３．５
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１５のＡに示すように１８ＭＨｚを単位
として繰り返していた周波数成分が、図１５のＢに示す
ように周波数特性はそのままで繰り返しの単位が５４Ｍ
Ｈｚになる。
先ず、図１４のＡに示すような１８ＭＨｚのクロックレ
ートの入力データ｛Ｘn ｝に対して、図１４のＢに示す
ように、１３．５ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１８ＭＨｚと１３．５
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１５のＡに示すように１８ＭＨｚを単位
として繰り返していた周波数成分が、図１５のＢに示す
ように周波数特性はそのままで繰り返しの単位が５４Ｍ
Ｈｚになる。
【０００７】次に、上記５４ＭＨｚのクロックレートに
データに図１４のＣ及び図１５のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
３．５ＭＨｚなので、サンプリング定理により５４ＭＨ
ｚの半分の２７ＭＨｚまでの間に１３．５ＭＨｚの半分
の６．７５ＭＨｚ以上の周波数成分があると１３．５Ｍ
Ｈｚのクロックレートにしたときに折り返してしまい、
元の周波数特性の維持出来なくなるため、６．７５ＭＨ
ｚ以上の周波数成分を抑圧するローパスフィルタをかけ
る。
データに図１４のＣ及び図１５のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
３．５ＭＨｚなので、サンプリング定理により５４ＭＨ
ｚの半分の２７ＭＨｚまでの間に１３．５ＭＨｚの半分
の６．７５ＭＨｚ以上の周波数成分があると１３．５Ｍ
Ｈｚのクロックレートにしたときに折り返してしまい、
元の周波数特性の維持出来なくなるため、６．７５ＭＨ
ｚ以上の周波数成分を抑圧するローパスフィルタをかけ
る。
【０００８】ここで、６．７５ＭＨｚ以上の周波数成分
を抑圧した５４ＭＨｚのクロックレートのデータ
｛Ｙn ｝は、入力データＸn ＝ｚn ・ Ｘ1 に対して、５
４ＭＨｚで動作するディジタルフィルタで例えばタップ
数を１２とする次の数１で示される
を抑圧した５４ＭＨｚのクロックレートのデータ
｛Ｙn ｝は、入力データＸn ＝ｚn ・ Ｘ1 に対して、５
４ＭＨｚで動作するディジタルフィルタで例えばタップ
数を１２とする次の数１で示される
【０００９】
【数１】
【００１０】なる伝達関数Ｆ1(ｚ) のフィルタリング処
理を施すことにより、 Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6 Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5 Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6 Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6 Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5 Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 なるデータＹ1 〜Ｙ14として得ることができる。
理を施すことにより、 Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6 Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5 Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6 Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6 Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5 Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 なるデータＹ1 〜Ｙ14として得ることができる。
【００１１】そして、このようにして得られた図１４の
Ｄ及び図１５のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１４のＥに示すよう
に１３．５ＭＨｚのクロックレートでデータを取り出す
ことにより、図１５のＥに示すように入力データ
｛Ｘn ｝の周波数特性を最大現維持した１３．５ＭＨｚ
のクロックレートの出力データを得ることができる。
Ｄ及び図１５のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１４のＥに示すよう
に１３．５ＭＨｚのクロックレートでデータを取り出す
ことにより、図１５のＥに示すように入力データ
｛Ｘn ｝の周波数特性を最大現維持した１３．５ＭＨｚ
のクロックレートの出力データを得ることができる。
【００１２】また、ダウンレートコンバータでは、図１
６及び図１７に示すようなフィルタリング処理によっ
て、１３．５ＭＨｚのクロックレートの入力データを１
８ＭＨｚのクロックレートの出力データに変換する。
６及び図１７に示すようなフィルタリング処理によっ
て、１３．５ＭＨｚのクロックレートの入力データを１
８ＭＨｚのクロックレートの出力データに変換する。
【００１３】すなわち、ダウンレートコンバータにおい
ても、図１６のＡに示すような１３．５ＭＨｚのクロッ
クレートの入力データ｛Ｘn ｝に対して、図１６のＢに
示すように、１８ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１３．５ＭＨｚと１８
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１７のＡに示すように１３．５ＭＨｚを
単位として繰り返していた周波数成分が、図１７のＢに
示すように周波数特性はそのままで繰り返しの単位が５
４ＭＨｚになる。
ても、図１６のＡに示すような１３．５ＭＨｚのクロッ
クレートの入力データ｛Ｘn ｝に対して、図１６のＢに
示すように、１８ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１３．５ＭＨｚと１８
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１７のＡに示すように１３．５ＭＨｚを
単位として繰り返していた周波数成分が、図１７のＢに
示すように周波数特性はそのままで繰り返しの単位が５
４ＭＨｚになる。
【００１４】次に、上記５４ＭＨｚのクロックレートに
データに図１６のＣ及び図１７のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
８ＭＨｚなので、サンプリング定理により５４ＭＨｚの
半分の２７ＭＨｚまでの間に１８ＭＨｚの半分の９ＭＨ
ｚ以上の周波数成分があると１８ＭＨｚのクロックレー
トにしたときに折り返してしまい、元の周波数特性の維
持出来なくなるため、９ＭＨｚ以上の周波数成分を抑圧
するローパスフィルタをかける。
データに図１６のＣ及び図１７のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
８ＭＨｚなので、サンプリング定理により５４ＭＨｚの
半分の２７ＭＨｚまでの間に１８ＭＨｚの半分の９ＭＨ
ｚ以上の周波数成分があると１８ＭＨｚのクロックレー
トにしたときに折り返してしまい、元の周波数特性の維
持出来なくなるため、９ＭＨｚ以上の周波数成分を抑圧
するローパスフィルタをかける。
【００１５】ここで、９ＭＨｚ以上の周波数成分を抑圧
した５４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、
入力データＸn ＝ｚn ・ Ｘ1 に対して、５４ＭＨｚで動
作するディジタルフィルタで例えばタップ数を１２とす
る次の数２で示される
した５４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、
入力データＸn ＝ｚn ・ Ｘ1 に対して、５４ＭＨｚで動
作するディジタルフィルタで例えばタップ数を１２とす
る次の数２で示される
【００１６】
【数２】
【００１７】なる伝達関数Ｆ2(ｚ) のフィルタリング処
理により、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・・Ｘ2 Ｙ5 ＝ｋ3 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ6 ＝ｋ0 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ8 ＝ｋ2 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ9 ＝ｋ3 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ11＝ｋ1 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ2 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ10・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ14＝ｋ0 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 として得ることができる。
理により、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・・Ｘ2 Ｙ5 ＝ｋ3 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ6 ＝ｋ0 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ8 ＝ｋ2 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ9 ＝ｋ3 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ11＝ｋ1 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ2 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ10・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ14＝ｋ0 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 として得ることができる。
【００１８】そして、このようにして得られた図１６の
Ｄ及び図１７のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１６のＥに示すよう
に１８ＭＨｚのクロックレートでデータを取り出すこと
により、図１７のＥに示すように入力データ｛Ｘn ｝の
周波数特性を最大現維持した１８ＭＨｚのクロックレー
トの出力データを得ることができる。
Ｄ及び図１７のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１６のＥに示すよう
に１８ＭＨｚのクロックレートでデータを取り出すこと
により、図１７のＥに示すように入力データ｛Ｘn ｝の
周波数特性を最大現維持した１８ＭＨｚのクロックレー
トの出力データを得ることができる。
【００１９】
【発明が解決しようとする課題】ところで、上述のよう
に従来のレートコンバータでは、入力データを入力クロ
ックレートと出力クロックレートの最小公倍数のクロッ
クレートでのフィルタリング処理を行うための高速で動
作する演算処理部を必要とした。
に従来のレートコンバータでは、入力データを入力クロ
ックレートと出力クロックレートの最小公倍数のクロッ
クレートでのフィルタリング処理を行うための高速で動
作する演算処理部を必要とした。
【００２０】ここで、１８ＭＨｚのクロックレートの入
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレートコンバータにおいて、上述の
数１に示した伝達関数Ｆ1(ｚ) のフィルタリング処理に
より得られえる１３．５ＭＨｚの入力クロックレートと
１８ＭＨｚの出力クロックレートの最小公倍数である５
４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、係数別
に次の３組に分類することができる。
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレートコンバータにおいて、上述の
数１に示した伝達関数Ｆ1(ｚ) のフィルタリング処理に
より得られえる１３．５ＭＨｚの入力クロックレートと
１８ＭＨｚの出力クロックレートの最小公倍数である５
４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、係数別
に次の３組に分類することができる。
【００２１】先ず、第１組は、 Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6 Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5 Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 なる係数｛ｋ0 ，ｋ3 ，ｋ6 ，ｋ9 ｝を有するデータ
｛Ｙ3n-1｝により構成される。
｛Ｙ3n-1｝により構成される。
【００２２】次の第２組は、 Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6 なる係数｛ｋ1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ
｛Ｙ3n｝により構成される。
｛Ｙ3n｝により構成される。
【００２３】さらに、第３組は、 Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6 Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5 なる係数｛ｋ2 ，ｋ5 ，ｋ8 ，ｋ11｝を有するデータ
｛Ｙ3n-2｝により構成される。
｛Ｙ3n-2｝により構成される。
【００２４】上記第１組の係数｛ｋ0 ，ｋ3 ，ｋ6 ，ｋ
9 ｝を有するデータ｛Ｙ3n-1｝は、 Ｆａ（ｚ）＝ｋ0 ＋ｋ3 ・ｚ-1＋ｋ6 ・ｚ-2＋ｋ9 ・ｚ-3 なる伝達関数Ｆａ（ｚ）の動作するディジタルフィルタ
により得ることができる。また、上記第２組の係数｛ｋ
1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ｛Ｙ3n｝は、 Ｆｂ（ｚ）＝ｋ1 ＋ｋ4 ・ｚ-1＋ｋ7 ・ｚ-2＋ｋ10・ｚ-3 なる伝達関数Ｆｂ（ｚ）のディジタルフィルタにより得
ることができる。さらに、上記第３組の係数｛ｋ2 ，ｋ
5 ，ｋ8 ，ｋ11｝を有するデータ｛Ｙ3n-2｝は、 Ｆｃ（ｚ）＝ｋ2 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2＋ｋ11・ｚ-3 なる伝達関数Ｆｃ（ｚ）のディジタルフィルタにより得
ることができる。
9 ｝を有するデータ｛Ｙ3n-1｝は、 Ｆａ（ｚ）＝ｋ0 ＋ｋ3 ・ｚ-1＋ｋ6 ・ｚ-2＋ｋ9 ・ｚ-3 なる伝達関数Ｆａ（ｚ）の動作するディジタルフィルタ
により得ることができる。また、上記第２組の係数｛ｋ
1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ｛Ｙ3n｝は、 Ｆｂ（ｚ）＝ｋ1 ＋ｋ4 ・ｚ-1＋ｋ7 ・ｚ-2＋ｋ10・ｚ-3 なる伝達関数Ｆｂ（ｚ）のディジタルフィルタにより得
ることができる。さらに、上記第３組の係数｛ｋ2 ，ｋ
5 ，ｋ8 ，ｋ11｝を有するデータ｛Ｙ3n-2｝は、 Ｆｃ（ｚ）＝ｋ2 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2＋ｋ11・ｚ-3 なる伝達関数Ｆｃ（ｚ）のディジタルフィルタにより得
ることができる。
【００２５】従って、ダウンレートコンバータでは、１
８ＭＨｚのクロックレートの入力データに対して、０デ
ータを挿入して最小公倍数である５４ＭＨｚのクロック
レートにアップコンバートする代わりに、上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリン
グ処理を行う３個のディジタルフィルタを入力クロック
レートの１８ＭＨｚで並列動作させることにより、上記
データ｛Ｙn ｝を算出することができる。
８ＭＨｚのクロックレートの入力データに対して、０デ
ータを挿入して最小公倍数である５４ＭＨｚのクロック
レートにアップコンバートする代わりに、上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリン
グ処理を行う３個のディジタルフィルタを入力クロック
レートの１８ＭＨｚで並列動作させることにより、上記
データ｛Ｙn ｝を算出することができる。
【００２６】同様に、１３．５ＭＨｚのクロックレート
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレートコンバータにおいては、上述
の数２に示した伝達関数Ｆ2(ｚ) のフィルタリング処理
により得られえる１３．５ＭＨｚの入力クロックレート
と１８ＭＨｚの出力クロックレートの最小公倍数である
５４ＭＨｚのクロックレートのデータ｛Ｙn ｝を第１組
の係数｛ｋ0 ，ｋ4 ，ｋ8 ｝を有するデータ
｛Ｙ4n-2｝、第２組の係数｛ｋ1 ，ｋ5 ，ｋ9 ｝を有す
るデータ｛Ｙ4n-1｝、第３組の係数｛ｋ2 ，ｋ6 ，
ｋ10｝を有するデータＹ4n、第４組の係数｛ｋ3 ，
ｋ7 ，ｋ11｝を有するデータ｛Ｙ4n-3｝の４組に分類す
ることができ、１３．５ＭＨｚのクロックレートの入力
データに対して、０データを挿入して最小公倍数である
５４ＭＨｚのクロックレートにアップコンバートする代
わりに、 Ｆａ（ｚ）＝ｋ0 ＋ｋ4 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｂ（ｚ）＝ｋ1 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｃ（ｚ）＝ｋ2 ＋ｋ6 ・ｚ-1＋ｋ10・ｚ-2 Ｆｄ（ｚ）＝ｋ3 ＋ｋ7 ・ｚ-1＋ｋ11・ｚ-2 なる各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），
Ｆｄ（ｚ）のフィルタリング処理を行う４個のディジタ
ルフィルタを入力クロックレートの１３．５ＭＨｚで並
列動作させることにより、上記データ｛Ｙn ｝を算出す
ることができる。
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレートコンバータにおいては、上述
の数２に示した伝達関数Ｆ2(ｚ) のフィルタリング処理
により得られえる１３．５ＭＨｚの入力クロックレート
と１８ＭＨｚの出力クロックレートの最小公倍数である
５４ＭＨｚのクロックレートのデータ｛Ｙn ｝を第１組
の係数｛ｋ0 ，ｋ4 ，ｋ8 ｝を有するデータ
｛Ｙ4n-2｝、第２組の係数｛ｋ1 ，ｋ5 ，ｋ9 ｝を有す
るデータ｛Ｙ4n-1｝、第３組の係数｛ｋ2 ，ｋ6 ，
ｋ10｝を有するデータＹ4n、第４組の係数｛ｋ3 ，
ｋ7 ，ｋ11｝を有するデータ｛Ｙ4n-3｝の４組に分類す
ることができ、１３．５ＭＨｚのクロックレートの入力
データに対して、０データを挿入して最小公倍数である
５４ＭＨｚのクロックレートにアップコンバートする代
わりに、 Ｆａ（ｚ）＝ｋ0 ＋ｋ4 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｂ（ｚ）＝ｋ1 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｃ（ｚ）＝ｋ2 ＋ｋ6 ・ｚ-1＋ｋ10・ｚ-2 Ｆｄ（ｚ）＝ｋ3 ＋ｋ7 ・ｚ-1＋ｋ11・ｚ-2 なる各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），
Ｆｄ（ｚ）のフィルタリング処理を行う４個のディジタ
ルフィルタを入力クロックレートの１３．５ＭＨｚで並
列動作させることにより、上記データ｛Ｙn ｝を算出す
ることができる。
【００２７】しかし、このように複数のディジタルフィ
ルタを入力クロックレートで並列動作させることによ
り、入力クロックレートと出力クロックレートの最小公
倍数のクロックレートで高速動作するディジタルフィル
タは必要なくなるのであるが、複数のディジタルフィル
タが必要となる。
ルタを入力クロックレートで並列動作させることによ
り、入力クロックレートと出力クロックレートの最小公
倍数のクロックレートで高速動作するディジタルフィル
タは必要なくなるのであるが、複数のディジタルフィル
タが必要となる。
【００２８】そこで、本発明は、上述の如き従来のレー
トコンバータの実情に鑑み、入力クロックレートと出力
クロックレートの最小公倍数のクロックレートで高速動
作するディジタルフィルタを必要することなく、１個の
ディジタルフィルタによりレートを変換することができ
るようにしたレートコンバータの提供を目的とする。
トコンバータの実情に鑑み、入力クロックレートと出力
クロックレートの最小公倍数のクロックレートで高速動
作するディジタルフィルタを必要することなく、１個の
ディジタルフィルタによりレートを変換することができ
るようにしたレートコンバータの提供を目的とする。
【００２９】
【課題を解決するための手段】上述のようにレートコン
バータは、原理的に、入力データを入力クロックレート
と出力クロックレートの最小公倍数のクロックレートに
アップコンバートして、フィルタをかけて間引くことに
より、目的の出力クロックレートの出力データを得るも
のであるが、上記出力クロックレートの出力データ以外
のデータを算出する必要はないので、出力クロックレー
トでフィルタリング処理を行って出力クロックレートの
出力データを得るようにすれば、入力クロックレートと
出力クロックレートの最小公倍数のクロックレートで高
速動作するディジタルフィルタを必要することなく、出
力クロックレートで動作する１個のディジタルフィルタ
によりレートを変換することができる。
バータは、原理的に、入力データを入力クロックレート
と出力クロックレートの最小公倍数のクロックレートに
アップコンバートして、フィルタをかけて間引くことに
より、目的の出力クロックレートの出力データを得るも
のであるが、上記出力クロックレートの出力データ以外
のデータを算出する必要はないので、出力クロックレー
トでフィルタリング処理を行って出力クロックレートの
出力データを得るようにすれば、入力クロックレートと
出力クロックレートの最小公倍数のクロックレートで高
速動作するディジタルフィルタを必要することなく、出
力クロックレートで動作する１個のディジタルフィルタ
によりレートを変換することができる。
【００３０】例えば、１８ＭＨｚのクロックレートの入
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレートコンバータでは、原理的に、
１８ＭＨｚのクロックレートの入力データをアップコン
バートした入力クロックレートと出力クロックレートの
最小公倍数の５４ＭＨｚのクロックレートのデータ｛Ｙ
n ｝から１３．５ＭＨｚのクロックレートで取り出され
るデータ｛Ｙ4n｝, ｛Ｙ4n+1｝, ｛Ｙ4n+2｝又は｛Ｙ
4n+3｝を出力データとするのであるから、例えば
｛Ｙ4n｝を出力データとする場合には、 Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 となり、上述の第１組乃至第３組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリン
グ処理を行う３個のディジタルフィルタの出力を順次選
択すればよく、入力データを入力クロックレートの１８
ＭＨｚでラッチしながら、出力クロックレートの１３．
５ＭＨｚで第１組乃至第３組の係数を順次切り換えて１
個のディジタルフィルタを動作させることにより、出力
データ｛Ｙ4n｝を得ることができる。
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレートコンバータでは、原理的に、
１８ＭＨｚのクロックレートの入力データをアップコン
バートした入力クロックレートと出力クロックレートの
最小公倍数の５４ＭＨｚのクロックレートのデータ｛Ｙ
n ｝から１３．５ＭＨｚのクロックレートで取り出され
るデータ｛Ｙ4n｝, ｛Ｙ4n+1｝, ｛Ｙ4n+2｝又は｛Ｙ
4n+3｝を出力データとするのであるから、例えば
｛Ｙ4n｝を出力データとする場合には、 Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 となり、上述の第１組乃至第３組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリン
グ処理を行う３個のディジタルフィルタの出力を順次選
択すればよく、入力データを入力クロックレートの１８
ＭＨｚでラッチしながら、出力クロックレートの１３．
５ＭＨｚで第１組乃至第３組の係数を順次切り換えて１
個のディジタルフィルタを動作させることにより、出力
データ｛Ｙ4n｝を得ることができる。
【００３１】同様に、１３．５ＭＨｚのクロックレート
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレートコンバータでは、１８ＭＨｚ
のクロックレートで取り出されるデータ｛Ｙ3n｝, ｛Ｙ
3n+1｝又は｛Ｙ3n+2｝を出力データとするのであるか
ら、例えば｛Ｙ3n+1｝を出力データとする場合には、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 となり、上述の第１組乃至第４組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），Ｆｂ（ｚ）の
フィルタリング処理を行う４個のディジタルフィルタの
出力を順次選択すればよく、入力データを入力クロック
レートの１３．５ＭＨｚでラッチしながら、出力クロッ
クレートの１８ＭＨｚで第１組乃至第３組の係数を順次
切り換えて１個のディジタルフィルタを動作させること
により、出力データ｛Ｙ3n｝を得ることができる。
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレートコンバータでは、１８ＭＨｚ
のクロックレートで取り出されるデータ｛Ｙ3n｝, ｛Ｙ
3n+1｝又は｛Ｙ3n+2｝を出力データとするのであるか
ら、例えば｛Ｙ3n+1｝を出力データとする場合には、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 となり、上述の第１組乃至第４組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），Ｆｂ（ｚ）の
フィルタリング処理を行う４個のディジタルフィルタの
出力を順次選択すればよく、入力データを入力クロック
レートの１３．５ＭＨｚでラッチしながら、出力クロッ
クレートの１８ＭＨｚで第１組乃至第３組の係数を順次
切り換えて１個のディジタルフィルタを動作させること
により、出力データ｛Ｙ3n｝を得ることができる。
【００３２】そこで、本発明に係るレートコンバータ
は、上述の課題を解決するために、入力データが供給さ
れる入力クロックレートで動作するシフトレジスタと、
上記シフトレジスタによる遅延出力を出力クロックレー
トでラッチして出力するラッチ回路群と、出力クロック
レートでフィルタ係数を順次発生する係数発生器群と、
上記ラッチ回路群によるラッチ出力と上記係数発生器群
による各フィルタ係数とを乗算する乗算器群と、上記乗
算器群による乗算出力を加算合成する加算器とを備える
ことを特徴とするものである。本発明に係るレートコン
バータにおいて、上記ラッチ回路群は、上記シフトレジ
スタによる遅延出力を出力クロックレートの出力クロッ
クとその反転クロックで並列にラッチしてから、出力ク
ロックで再ラッチして出力することを特徴とする。ま
た、本発明に係るレートコンバータにおいて、上記ラッ
チ回路群は、出力クロックレートの出力クロックとその
反転クロックを切り換えて上記シフトレジスタによる遅
延出力をラッチしてから、出力クロックで再ラッチして
出力することを特徴とする請求項１記載のレートコンバ
ータ。さらに、本発明に係るレートコンバータにおい
て、上記ラッチ群は、ラッチクロック発生部が発生する
出力クロックレートのラッチクロックで上記シフトレジ
スタによる遅延出力をラッチしてから、出力クロックで
再ラッチして出力することを特徴とする。
は、上述の課題を解決するために、入力データが供給さ
れる入力クロックレートで動作するシフトレジスタと、
上記シフトレジスタによる遅延出力を出力クロックレー
トでラッチして出力するラッチ回路群と、出力クロック
レートでフィルタ係数を順次発生する係数発生器群と、
上記ラッチ回路群によるラッチ出力と上記係数発生器群
による各フィルタ係数とを乗算する乗算器群と、上記乗
算器群による乗算出力を加算合成する加算器とを備える
ことを特徴とするものである。本発明に係るレートコン
バータにおいて、上記ラッチ回路群は、上記シフトレジ
スタによる遅延出力を出力クロックレートの出力クロッ
クとその反転クロックで並列にラッチしてから、出力ク
ロックで再ラッチして出力することを特徴とする。ま
た、本発明に係るレートコンバータにおいて、上記ラッ
チ回路群は、出力クロックレートの出力クロックとその
反転クロックを切り換えて上記シフトレジスタによる遅
延出力をラッチしてから、出力クロックで再ラッチして
出力することを特徴とする請求項１記載のレートコンバ
ータ。さらに、本発明に係るレートコンバータにおい
て、上記ラッチ群は、ラッチクロック発生部が発生する
出力クロックレートのラッチクロックで上記シフトレジ
スタによる遅延出力をラッチしてから、出力クロックで
再ラッチして出力することを特徴とする。
【００３３】また、本発明に係るダウンレートコンバー
タは、入力データが供給される入力クロックレートで動
作する３段のシフトレジスタと、上記シフトレジスタに
よる遅延出力を出力クロックレートでラッチして出力す
る４個のラッチ回路と、出力クロックレートでフィルタ
係数を順次発生する４個の係数発生器と、上記各ラッチ
回路によるラッチ出力と上記各係数発生器による各フィ
ルタ係数とを乗算する４個の乗算器と、上記各乗算器に
よる乗算出力を加算合成する加算器とを備えることを特
徴とするものである。
タは、入力データが供給される入力クロックレートで動
作する３段のシフトレジスタと、上記シフトレジスタに
よる遅延出力を出力クロックレートでラッチして出力す
る４個のラッチ回路と、出力クロックレートでフィルタ
係数を順次発生する４個の係数発生器と、上記各ラッチ
回路によるラッチ出力と上記各係数発生器による各フィ
ルタ係数とを乗算する４個の乗算器と、上記各乗算器に
よる乗算出力を加算合成する加算器とを備えることを特
徴とするものである。
【００３４】さらに、本発明に係るアップレートコンバ
ータは、入力データが供給される入力クロックレートで
動作する２段のシフトレジスタと、上記シフトレジスタ
による遅延出力を出力クロックレートでラッチして出力
する３個のラッチ回路と、出力クロックレートでフィル
タ係数を順次発生する３個の係数発生器と、上記各ラッ
チ回路によるラッチ出力と上記各係数発生器による各フ
ィルタ係数とを乗算する３個の乗算器と、上記各乗算器
による乗算出力を加算合成する加算器とを備えることを
特徴とするものである。
ータは、入力データが供給される入力クロックレートで
動作する２段のシフトレジスタと、上記シフトレジスタ
による遅延出力を出力クロックレートでラッチして出力
する３個のラッチ回路と、出力クロックレートでフィル
タ係数を順次発生する３個の係数発生器と、上記各ラッ
チ回路によるラッチ出力と上記各係数発生器による各フ
ィルタ係数とを乗算する３個の乗算器と、上記各乗算器
による乗算出力を加算合成する加算器とを備えることを
特徴とするものである。
【００３５】
【作用】本発明に係るレートコンバータでは、入力クロ
ックレートで動作するシフトレジスタによる入力データ
の遅延出力をラッチ回路群により出力クロックレートで
ラッチし、そのラッチ出力と係数発生器群が出力クロッ
クレートで順次発生する各フィルタ係数とを乗算器群に
より乗算し、その乗算出力を加算器により加算合成する
ことにより、上記入力データに出力クロックレートでフ
ィルタリング処理を施す。
ックレートで動作するシフトレジスタによる入力データ
の遅延出力をラッチ回路群により出力クロックレートで
ラッチし、そのラッチ出力と係数発生器群が出力クロッ
クレートで順次発生する各フィルタ係数とを乗算器群に
より乗算し、その乗算出力を加算器により加算合成する
ことにより、上記入力データに出力クロックレートでフ
ィルタリング処理を施す。
【００３６】本発明に係るレートコンバータにおいて、
上記ラッチ回路群は、上記シフトレジスタによる遅延出
力を出力クロックレートの出力クロックとその反転クロ
ックで並列にラッチしてから、出力クロックで再ラッチ
して出力する。
上記ラッチ回路群は、上記シフトレジスタによる遅延出
力を出力クロックレートの出力クロックとその反転クロ
ックで並列にラッチしてから、出力クロックで再ラッチ
して出力する。
【００３７】また、本発明に係るレートコンバータにお
いて、上記ラッチ回路群は、出力クロックレートの出力
クロックとその反転クロックを切り換えて上記シフトレ
ジスタによる遅延出力をラッチしてから、出力クロック
で再ラッチして出力する。
いて、上記ラッチ回路群は、出力クロックレートの出力
クロックとその反転クロックを切り換えて上記シフトレ
ジスタによる遅延出力をラッチしてから、出力クロック
で再ラッチして出力する。
【００３８】さらに、本発明に係るレートコンバータに
おいて、上記ラッチ群は、ラッチクロック発生部が発生
する出力クロックレートのラッチクロックで上記シフト
レジスタによる遅延出力をラッチしてから、出力クロッ
クで再ラッチして出力する。
おいて、上記ラッチ群は、ラッチクロック発生部が発生
する出力クロックレートのラッチクロックで上記シフト
レジスタによる遅延出力をラッチしてから、出力クロッ
クで再ラッチして出力する。
【００３９】また、本発明に係るダウンレートコンバー
タは、入力クロックレートで動作する３段のシフトレジ
スタによる遅延出力を４個のラッチ回路により出力クロ
ックレートでラッチし、そのラッチ出力と４個の係数発
生器が出力クロックレートで順次発生する各フィルタ係
数とを４個の乗算器により乗算し、その乗算出力を加算
器により加算合成することにより、上記入力データに出
力クロックレートでフィルタリング処理を施す。
タは、入力クロックレートで動作する３段のシフトレジ
スタによる遅延出力を４個のラッチ回路により出力クロ
ックレートでラッチし、そのラッチ出力と４個の係数発
生器が出力クロックレートで順次発生する各フィルタ係
数とを４個の乗算器により乗算し、その乗算出力を加算
器により加算合成することにより、上記入力データに出
力クロックレートでフィルタリング処理を施す。
【００４０】さらに、本発明に係るアップレートコンバ
ータは、入力クロックレートで動作する２段のシフトレ
ジスタによる遅延出力を３個のラッチ回路により出力ク
ロックレートでラッチし、そのラッチ出力と３個の係数
発生器が出力クロックレートで順次発生する各フィルタ
係数とを３個の乗算器により乗算し、その乗算出力を加
算器により加算合成することにより、上記入力データに
出力クロックレートでフィルタリング処理を施す。
ータは、入力クロックレートで動作する２段のシフトレ
ジスタによる遅延出力を３個のラッチ回路により出力ク
ロックレートでラッチし、そのラッチ出力と３個の係数
発生器が出力クロックレートで順次発生する各フィルタ
係数とを３個の乗算器により乗算し、その乗算出力を加
算器により加算合成することにより、上記入力データに
出力クロックレートでフィルタリング処理を施す。
【００４１】
【実施例】以下、本発明に係るレートコンバータの一実
施例について図面に従い詳細に説明する。本発明に係る
レートコンバータは、例えば図１のように構成される。
施例について図面に従い詳細に説明する。本発明に係る
レートコンバータは、例えば図１のように構成される。
【００４２】この図１に示すレートコンバータは、１８
ＭＨｚのクロックレートの入力データ｛Ｘn ｝を１３．
５ＭＨｚのクロックレートの出力データに変換するダウ
ンレートコンバータの実施例であって、３段のシフトレ
ジスタ１、４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄ、
４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄ、４個の乗算
器４Ａ，４Ｂ，４Ｃ，４Ｄ及び１個の加算器５を備えて
なる。
ＭＨｚのクロックレートの入力データ｛Ｘn ｝を１３．
５ＭＨｚのクロックレートの出力データに変換するダウ
ンレートコンバータの実施例であって、３段のシフトレ
ジスタ１、４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄ、
４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄ、４個の乗算
器４Ａ，４Ｂ，４Ｃ，４Ｄ及び１個の加算器５を備えて
なる。
【００４３】この実施例のレートコンバータにおいて、
１８ＭＨｚのクロックレートの入力データ｛Ｘn ｝は、
上記シフトレジスタ１に供給される。このシフトレジス
タ１は、クロックＣＫINにより入力クロックレートの１
８ＭＨｚで動作して、上記入力データ｛Ｘn ｝を順次遅
延させる。そして、この３段のシフトレジスタ１による
上記入力データ｛Ｘn ｝の遅延出力は、上記４個のラッ
チ回路２Ａ，２Ｂ，２Ｃ，２Ｄに供給される。ここで、
上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄの内の第
１のラッチ回路２Ａには上記入力データ｛Ｘn ｝が直接
供給され、第２のラッチ回路２Ｂには１クロック分遅延
した入力データ｛Ｘn ｝が供給され、第３のラッチ回路
２Ｃには２クロック分遅延した入力データ｛Ｘn ｝が供
給され、第４のラッチ回路２Ｄには３クロック分遅延し
た入力データ｛Ｘn ｝が供給される。
１８ＭＨｚのクロックレートの入力データ｛Ｘn ｝は、
上記シフトレジスタ１に供給される。このシフトレジス
タ１は、クロックＣＫINにより入力クロックレートの１
８ＭＨｚで動作して、上記入力データ｛Ｘn ｝を順次遅
延させる。そして、この３段のシフトレジスタ１による
上記入力データ｛Ｘn ｝の遅延出力は、上記４個のラッ
チ回路２Ａ，２Ｂ，２Ｃ，２Ｄに供給される。ここで、
上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄの内の第
１のラッチ回路２Ａには上記入力データ｛Ｘn ｝が直接
供給され、第２のラッチ回路２Ｂには１クロック分遅延
した入力データ｛Ｘn ｝が供給され、第３のラッチ回路
２Ｃには２クロック分遅延した入力データ｛Ｘn ｝が供
給され、第４のラッチ回路２Ｄには３クロック分遅延し
た入力データ｛Ｘn ｝が供給される。
【００４４】また、上記４個のラッチ回路２Ａ，２Ｂ，
２Ｃ，２Ｄは、データセレクト用のラッチクロックＣＫ
DATA-SELにより１３．５ＭＨｚの出力クロックレートで
動作して、上記３段のシフトレジスタ１による上記入力
データ｛Ｘn ｝の遅延出力をラッチする。そして、この
ラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄの各ラッチ出力は、
上記４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄに供給され
る。ここで、上記４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄ
の内の第１の乗算器４Ａには上記第１のラッチ回路２Ａ
のラッチ出力が供給され、第２の乗算器４Ｂには上記第
２のラッチ回路２Ｂのラッチ出力が供給され、第３の乗
算器４Ｃには上記第３のラッチ回路２Ｃのラッチ出力が
供給され、第４の乗算器４Ｄには上記第４のラッチ回路
２Ｄのラッチ出力が供給される。
２Ｃ，２Ｄは、データセレクト用のラッチクロックＣＫ
DATA-SELにより１３．５ＭＨｚの出力クロックレートで
動作して、上記３段のシフトレジスタ１による上記入力
データ｛Ｘn ｝の遅延出力をラッチする。そして、この
ラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄの各ラッチ出力は、
上記４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄに供給され
る。ここで、上記４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄ
の内の第１の乗算器４Ａには上記第１のラッチ回路２Ａ
のラッチ出力が供給され、第２の乗算器４Ｂには上記第
２のラッチ回路２Ｂのラッチ出力が供給され、第３の乗
算器４Ｃには上記第３のラッチ回路２Ｃのラッチ出力が
供給され、第４の乗算器４Ｄには上記第４のラッチ回路
２Ｄのラッチ出力が供給される。
【００４５】また、上記４個の係数発生器３Ａ，３Ｂ，
３Ｃ，３Ｄは、上述の数１に示した伝達関数Ｆ（ｚ）に
おけるフィルタ係数ｋi を３個ずつ並列的に１３．５Ｍ
Ｈｚの出力クロックレートで順次発生する。すなわち、
上記４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄの内の第
１の係数発生器３Ａは、フィルタ係数ｋ1 ，ｋ2 ，
ｋ0 ，を繰り返し発生する。この第１の係数発生器３Ａ
により発生されるフィルタ係数ｋ1 ，ｋ2 ，ｋ0 は、上
記第１の乗算器４Ａに１３．５ＭＨｚの出力クロックレ
ートで順次供給される。また、第２の係数発生器３Ｂ
は、フィルタ係数ｋ4，ｋ5 ，ｋ3 を繰り返し発生す
る。この第２の係数発生器３Ｂにより発生されるフィル
タ係数ｋ4 ，ｋ5 ，ｋ3 は、上記第２の乗算器４Ｂに１
３．５ＭＨｚの出力クロックレートで順次供給される。
また、第３の係数発生器３Ｃは、フィルタ係数ｋ7 ，ｋ
8 ，ｋ6 を繰り返し発生する。この第３の係数発生器３
Ｃにより発生されるフィルタ係数ｋ7 ，ｋ8 ，ｋ6 は、
上記第３の乗算器４Ｃに１３．５ＭＨｚの出力クロック
レートで順次供給される。さらに、第４の係数発生器３
Ｄは、フィルタ係数ｋ10，ｋ11，ｋ9 を繰り返し発生す
る。この第４の係数発生器３Ｄにより発生されるフィル
タ係数ｋ10，ｋ11，ｋ9 は、上記第４の乗算器４Ｄに１
３．５ＭＨｚの出力クロックレートで順次供給される。
３Ｃ，３Ｄは、上述の数１に示した伝達関数Ｆ（ｚ）に
おけるフィルタ係数ｋi を３個ずつ並列的に１３．５Ｍ
Ｈｚの出力クロックレートで順次発生する。すなわち、
上記４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄの内の第
１の係数発生器３Ａは、フィルタ係数ｋ1 ，ｋ2 ，
ｋ0 ，を繰り返し発生する。この第１の係数発生器３Ａ
により発生されるフィルタ係数ｋ1 ，ｋ2 ，ｋ0 は、上
記第１の乗算器４Ａに１３．５ＭＨｚの出力クロックレ
ートで順次供給される。また、第２の係数発生器３Ｂ
は、フィルタ係数ｋ4，ｋ5 ，ｋ3 を繰り返し発生す
る。この第２の係数発生器３Ｂにより発生されるフィル
タ係数ｋ4 ，ｋ5 ，ｋ3 は、上記第２の乗算器４Ｂに１
３．５ＭＨｚの出力クロックレートで順次供給される。
また、第３の係数発生器３Ｃは、フィルタ係数ｋ7 ，ｋ
8 ，ｋ6 を繰り返し発生する。この第３の係数発生器３
Ｃにより発生されるフィルタ係数ｋ7 ，ｋ8 ，ｋ6 は、
上記第３の乗算器４Ｃに１３．５ＭＨｚの出力クロック
レートで順次供給される。さらに、第４の係数発生器３
Ｄは、フィルタ係数ｋ10，ｋ11，ｋ9 を繰り返し発生す
る。この第４の係数発生器３Ｄにより発生されるフィル
タ係数ｋ10，ｋ11，ｋ9 は、上記第４の乗算器４Ｄに１
３．５ＭＨｚの出力クロックレートで順次供給される。
【００４６】さらに、上記４個の乗算器４Ａ，４Ｂ，４
Ｃ，４Ｄは、上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，
２Ｄの各ラッチ出力と上記４個の係数発生器３Ａ，３
Ｂ，３Ｃ，３Ｄによるｋi とを並列的に乗算する乗算処
理を１３．５ＭＨｚの出力クロックレートで順次行う。
これらの乗算器４Ａ，４Ｂ，４Ｃ，４Ｄによる各乗算出
力は、上記加算器１５に供給される。
Ｃ，４Ｄは、上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，
２Ｄの各ラッチ出力と上記４個の係数発生器３Ａ，３
Ｂ，３Ｃ，３Ｄによるｋi とを並列的に乗算する乗算処
理を１３．５ＭＨｚの出力クロックレートで順次行う。
これらの乗算器４Ａ，４Ｂ，４Ｃ，４Ｄによる各乗算出
力は、上記加算器１５に供給される。
【００４７】そして、上記加算器１５は、上記乗算器４
Ａ，４Ｂ，４Ｃ，４Ｄによる各乗算出力を加算すること
により、１８ＭＨｚの出力クロックレートの入力データ
｛Ｘn ｝を１３．５ＭＨｚの出力クロックレートに変換
した出力データ｛Ｙ4n｝、すなわち、 Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 を順次出力する。
Ａ，４Ｂ，４Ｃ，４Ｄによる各乗算出力を加算すること
により、１８ＭＨｚの出力クロックレートの入力データ
｛Ｘn ｝を１３．５ＭＨｚの出力クロックレートに変換
した出力データ｛Ｙ4n｝、すなわち、 Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 を順次出力する。
【００４８】また、本発明に係るレートコンバータは、
例えば図２のように構成される。
例えば図２のように構成される。
【００４９】この図２に示すレートコンバータは、１
３．５ＭＨｚのデータレートの入力データ｛Ｘn ｝を１
８ＭＨｚのデータレートの出力データに変換するアップ
レートコンバータの実施例であって、２段のシフトレジ
スタ１１、３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃ、
３個の係数発生器１３Ａ，１３Ｂ，１３Ｃ、３個の乗算
器１４Ａ，１４Ｂ，１４Ｃ及び１個の加算器１５を備え
てなる。
３．５ＭＨｚのデータレートの入力データ｛Ｘn ｝を１
８ＭＨｚのデータレートの出力データに変換するアップ
レートコンバータの実施例であって、２段のシフトレジ
スタ１１、３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃ、
３個の係数発生器１３Ａ，１３Ｂ，１３Ｃ、３個の乗算
器１４Ａ，１４Ｂ，１４Ｃ及び１個の加算器１５を備え
てなる。
【００５０】この実施例のレートコンバータにおいて、
１３．５ＭＨｚのデータレートの入力データ｛Ｘn ｝
は、上記シフトレジスタ１１に供給される。このシフト
レジスタ１１は、クロックＣＫINにより入力データレー
トの１３．５ＭＨｚで動作して、上記入力データ
｛Ｘn ｝を順次遅延させる。そして、この２段のシフト
レジスタ１１による上記入力データ｛Ｘn ｝の遅延出力
は、上記３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃに供
給される。ここで、上記３個のラッチ回路１２Ａ，１２
Ｂ，１２Ｃの内の第１のラッチ回路１２Ａには上記入力
データ｛Ｘn ｝が直接供給され、第２のラッチ回路１２
Ｂには１クロック分遅延した入力データ｛Ｘn ｝が供給
され、第３のラッチ回路１２Ｃには２クロック分遅延し
た入力データ｛Ｘn ｝が供給される。
１３．５ＭＨｚのデータレートの入力データ｛Ｘn ｝
は、上記シフトレジスタ１１に供給される。このシフト
レジスタ１１は、クロックＣＫINにより入力データレー
トの１３．５ＭＨｚで動作して、上記入力データ
｛Ｘn ｝を順次遅延させる。そして、この２段のシフト
レジスタ１１による上記入力データ｛Ｘn ｝の遅延出力
は、上記３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃに供
給される。ここで、上記３個のラッチ回路１２Ａ，１２
Ｂ，１２Ｃの内の第１のラッチ回路１２Ａには上記入力
データ｛Ｘn ｝が直接供給され、第２のラッチ回路１２
Ｂには１クロック分遅延した入力データ｛Ｘn ｝が供給
され、第３のラッチ回路１２Ｃには２クロック分遅延し
た入力データ｛Ｘn ｝が供給される。
【００５１】また、上記３個のラッチ回路１２Ａ，１２
Ｂ，１２Ｃは、データセレクト用のラッチクロックＣＫ
DATA-SELにより出力クロックレートの１８ＭＨｚで動作
して、上記３段のシフトレジスタ１１による上記入力デ
ータ｛Ｘn ｝の遅延出力をラッチする。そして、このラ
ッチ回路１２Ａ，１２Ｂ，１２Ｃの各ラッチ出力は、上
記３個の乗算器１４Ａ，１４Ｂ，１４Ｃに供給される。
ここで、上記３個の乗算器１４Ａ，１４Ｂ，１４Ｃの内
の第１の乗算器１４Ａには上記第１のラッチ回路１２Ａ
のラッチ出力が供給され、第２の乗算器１４Ｂには上記
第２のラッチ回路１２Ｂのラッチ出力が供給され、第３
の乗算器１４Ｃには上記第３のラッチ回路１２Ｃのラッ
チ出力が供給される。
Ｂ，１２Ｃは、データセレクト用のラッチクロックＣＫ
DATA-SELにより出力クロックレートの１８ＭＨｚで動作
して、上記３段のシフトレジスタ１１による上記入力デ
ータ｛Ｘn ｝の遅延出力をラッチする。そして、このラ
ッチ回路１２Ａ，１２Ｂ，１２Ｃの各ラッチ出力は、上
記３個の乗算器１４Ａ，１４Ｂ，１４Ｃに供給される。
ここで、上記３個の乗算器１４Ａ，１４Ｂ，１４Ｃの内
の第１の乗算器１４Ａには上記第１のラッチ回路１２Ａ
のラッチ出力が供給され、第２の乗算器１４Ｂには上記
第２のラッチ回路１２Ｂのラッチ出力が供給され、第３
の乗算器１４Ｃには上記第３のラッチ回路１２Ｃのラッ
チ出力が供給される。
【００５２】また、上記３個の係数発生器１３Ａ，１３
Ｂ，１３Ｃは、上述の数２に示した伝達関数Ｆ（ｚ）に
おけるフィルタ係数ｋi を４個ずつ並列的に出力クロッ
クレートの１８ＭＨｚで順次発生する。すなわち、上記
３個の係数発生器１３Ａ，１３Ｂ，１３Ｃの内の第１の
係数発生器１３Ａは、フィルタ係数ｋ3 ｋ2 ，ｋ1 ，ｋ
0 を繰り返し発生する。この第１の係数発生器１３Ａに
より発生されるフィルタ係数ｋ3 ｋ2 ，ｋ1 ，ｋ0 は、
上記第１の乗算器４Ａに１８ＭＨｚの出力クロックレー
トで順次供給される。また、第２の係数発生器１３Ｂ
は、フィルタ係数ｋ7 ，ｋ6 ，ｋ5 ，ｋ4 を繰り返し発
生する。この第２の係数発生器１３Ｂにより発生される
フィルタ係数ｋ7 ，ｋ6 ，ｋ5 ，ｋ4 は、上記第２の乗
算器４Ｂに１８ＭＨｚの出力クロックレートで順次供給
される。また、第３の係数発生器１３Ｃは、フィルタ係
数ｋ11，ｋ10，ｋ9 ，ｋ8 を繰り返し発生する。この第
３の係数発生器１３Ｃにより発生されるフィルタ係数ｋ
11，ｋ10，ｋ9 ，ｋ8 は、上記第３の乗算器１４Ｃに１
８ＭＨｚの出力クロックレートで順次供給される。
Ｂ，１３Ｃは、上述の数２に示した伝達関数Ｆ（ｚ）に
おけるフィルタ係数ｋi を４個ずつ並列的に出力クロッ
クレートの１８ＭＨｚで順次発生する。すなわち、上記
３個の係数発生器１３Ａ，１３Ｂ，１３Ｃの内の第１の
係数発生器１３Ａは、フィルタ係数ｋ3 ｋ2 ，ｋ1 ，ｋ
0 を繰り返し発生する。この第１の係数発生器１３Ａに
より発生されるフィルタ係数ｋ3 ｋ2 ，ｋ1 ，ｋ0 は、
上記第１の乗算器４Ａに１８ＭＨｚの出力クロックレー
トで順次供給される。また、第２の係数発生器１３Ｂ
は、フィルタ係数ｋ7 ，ｋ6 ，ｋ5 ，ｋ4 を繰り返し発
生する。この第２の係数発生器１３Ｂにより発生される
フィルタ係数ｋ7 ，ｋ6 ，ｋ5 ，ｋ4 は、上記第２の乗
算器４Ｂに１８ＭＨｚの出力クロックレートで順次供給
される。また、第３の係数発生器１３Ｃは、フィルタ係
数ｋ11，ｋ10，ｋ9 ，ｋ8 を繰り返し発生する。この第
３の係数発生器１３Ｃにより発生されるフィルタ係数ｋ
11，ｋ10，ｋ9 ，ｋ8 は、上記第３の乗算器１４Ｃに１
８ＭＨｚの出力クロックレートで順次供給される。
【００５３】さらに、上記３個の乗算器１４Ａ，１４
Ｂ，１４Ｃは、上記３個のラッチ回路１２Ａ，１２Ｂ，
１２Ｃの各ラッチ出力と上記３個の係数発生器１３Ａ，
１３Ｂ，１３Ｃによるフィルタ係数ｋi とを並列的に乗
算する乗算処理を１８ＭＨｚの出力クロックレートで順
次行う。これらの乗算器１４Ａ，１４Ｂ，１４Ｃによる
各乗算出力は、上記加算器１５に供給される。
Ｂ，１４Ｃは、上記３個のラッチ回路１２Ａ，１２Ｂ，
１２Ｃの各ラッチ出力と上記３個の係数発生器１３Ａ，
１３Ｂ，１３Ｃによるフィルタ係数ｋi とを並列的に乗
算する乗算処理を１８ＭＨｚの出力クロックレートで順
次行う。これらの乗算器１４Ａ，１４Ｂ，１４Ｃによる
各乗算出力は、上記加算器１５に供給される。
【００５４】そして、上記加算器１５は、上記乗算器１
４Ａ，１４Ｂ，１４Ｃによる各乗算出力を加算すること
により、１３．５ＭＨｚの出力クロックレートの入力デ
ータ｛Ｘn ｝を１８ＭＨｚの出力クロックレートに変換
した出力データ｛Ｙ3n+1｝、すなわち、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 を順次出力する。
４Ａ，１４Ｂ，１４Ｃによる各乗算出力を加算すること
により、１３．５ＭＨｚの出力クロックレートの入力デ
ータ｛Ｘn ｝を１８ＭＨｚの出力クロックレートに変換
した出力データ｛Ｙ3n+1｝、すなわち、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 を順次出力する。
【００５５】このように、本発明に係るレートコンバー
タでは、入力クロックレートで動作するシフトレジスタ
による入力データの遅延出力をラッチ回路群により出力
クロックレートでラッチし、そのラッチ出力と係数発生
器群が出力クロックレートで順次発生する各フィルタ係
数とを乗算器群により乗算し、その乗算出力を加算合成
する加算器により加算合成することにより、上記入力デ
ータに出力クロックレートでフィルタリング処理を施し
て、所望の出力クロックレートの出力データを得ること
ができる。すなわち、入力クロックレートと出力クロッ
クレートの最小公倍数のクロックレートで高速動作する
ディジタルフィルタを必要することなく、１個のディジ
タルフィルタにより入力クロックレートの入力データを
所望の出力クロックレートの出力データを変換すること
ができる。
タでは、入力クロックレートで動作するシフトレジスタ
による入力データの遅延出力をラッチ回路群により出力
クロックレートでラッチし、そのラッチ出力と係数発生
器群が出力クロックレートで順次発生する各フィルタ係
数とを乗算器群により乗算し、その乗算出力を加算合成
する加算器により加算合成することにより、上記入力デ
ータに出力クロックレートでフィルタリング処理を施し
て、所望の出力クロックレートの出力データを得ること
ができる。すなわち、入力クロックレートと出力クロッ
クレートの最小公倍数のクロックレートで高速動作する
ディジタルフィルタを必要することなく、１個のディジ
タルフィルタにより入力クロックレートの入力データを
所望の出力クロックレートの出力データを変換すること
ができる。
【００５６】また、本発明に係るレートコンバータは、
例えば図３のように構成される。
例えば図３のように構成される。
【００５７】この図３に示すレートコンバータは、（Ｎ
−１）段のシフトレジスタ２１、３Ｎ個のラッチ回路２
２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２
２ＣN 、Ｎ個の切換スイッチ２３1 〜２３N 、１個のイ
ンバータ２４、Ｎ個の係数発生器２５1 〜２５N 、Ｎ個
の乗算器２６1 〜２６N 及び１個の加算器２７を備えて
なる。
−１）段のシフトレジスタ２１、３Ｎ個のラッチ回路２
２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２
２ＣN 、Ｎ個の切換スイッチ２３1 〜２３N 、１個のイ
ンバータ２４、Ｎ個の係数発生器２５1 〜２５N 、Ｎ個
の乗算器２６1 〜２６N 及び１個の加算器２７を備えて
なる。
【００５８】この実施例のレートコンバータにおいて、
上記（Ｎ−１）段のシフトレジスタ２１には、１８ＭＨ
ｚ又は１３．５ＭＨｚのクロックレートの入力データ
｛Ｘn｝が供給される。このシフトレジスタ１は、クロ
ックＣＫINにより入力クロックレートの１８ＭＨｚ又は
１３．５ＭＨｚで動作して、上記入力データ｛Ｘn ｝を
順次遅延させる。そして、この（Ｎ−１）段のシフトレ
ジスタ２１による上記入力データ｛Ｘn ｝の遅延出力
が、上記３Ｎ個のラッチ回路２２Ａ1 ，２２Ｂ1 ，２２
Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN 及びＮ個の切換ス
イッチ２３1 〜２３N を介して上記Ｎ個の乗算器２６1
〜２６N に供給される。
上記（Ｎ−１）段のシフトレジスタ２１には、１８ＭＨ
ｚ又は１３．５ＭＨｚのクロックレートの入力データ
｛Ｘn｝が供給される。このシフトレジスタ１は、クロ
ックＣＫINにより入力クロックレートの１８ＭＨｚ又は
１３．５ＭＨｚで動作して、上記入力データ｛Ｘn ｝を
順次遅延させる。そして、この（Ｎ−１）段のシフトレ
ジスタ２１による上記入力データ｛Ｘn ｝の遅延出力
が、上記３Ｎ個のラッチ回路２２Ａ1 ，２２Ｂ1 ，２２
Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN 及びＮ個の切換ス
イッチ２３1 〜２３N を介して上記Ｎ個の乗算器２６1
〜２６N に供給される。
【００５９】ここで、上記各ラッチ回路２２Ａ1 ・２２
Ｂ1 には上記入力データ｛Ｘn ｝が直接供給され、これ
らラッチ回路２２Ａ1 ・２２Ｂ1 の各ラッチ出力が上記
切換スイッチ２３1 により選択されて上記ラッチ回路２
２Ｃ1 を介して上記乗算器２６1 に供給される。また、
上記各ラッチ回路２２Ａ2 ・２２Ｂ2 には上記入力デー
タ｛Ｘn ｝が上記シフトレジスタ２１により１クロック
分遅延されて供給され、これらラッチ回路２２Ａ2 ・２
２Ｂ2 の各ラッチ出力が上記切換スイッチ２３2 により
選択されて上記ラッチ回路２２Ｃ2 を介して上記乗算器
２６2 に供給される。以下同様に、各ラッチ回路２２Ａ
2 ・２２Ｂ2 〜２２ＡN ・２２ＢN には、上記入力デー
タ｛Ｘn ｝が上記シフトレジスタ２１により２〜Ｎクロ
ック分遅延されて供給され、これらラッチ回路２２Ａ2
・２２Ｂ2 〜２２ＡN ・２２ＢNの各ラッチ出力が上記
切換スイッチ２３2 〜２２N により選択されて上記ラッ
チ回路２２Ｃ2 〜２２ＣN を介して上記乗算器２６2 〜
２６N に供給される。
Ｂ1 には上記入力データ｛Ｘn ｝が直接供給され、これ
らラッチ回路２２Ａ1 ・２２Ｂ1 の各ラッチ出力が上記
切換スイッチ２３1 により選択されて上記ラッチ回路２
２Ｃ1 を介して上記乗算器２６1 に供給される。また、
上記各ラッチ回路２２Ａ2 ・２２Ｂ2 には上記入力デー
タ｛Ｘn ｝が上記シフトレジスタ２１により１クロック
分遅延されて供給され、これらラッチ回路２２Ａ2 ・２
２Ｂ2 の各ラッチ出力が上記切換スイッチ２３2 により
選択されて上記ラッチ回路２２Ｃ2 を介して上記乗算器
２６2 に供給される。以下同様に、各ラッチ回路２２Ａ
2 ・２２Ｂ2 〜２２ＡN ・２２ＢN には、上記入力デー
タ｛Ｘn ｝が上記シフトレジスタ２１により２〜Ｎクロ
ック分遅延されて供給され、これらラッチ回路２２Ａ2
・２２Ｂ2 〜２２ＡN ・２２ＢNの各ラッチ出力が上記
切換スイッチ２３2 〜２２N により選択されて上記ラッ
チ回路２２Ｃ2 〜２２ＣN を介して上記乗算器２６2 〜
２６N に供給される。
【００６０】また、上記３Ｎ個のラッチ回路２２Ａ1 ，
２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN の
うちの各ラッチ回路２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２
２ＣN は、出力クロックＣＫR により出力クロックレー
トの１３．５ＭＨｚ又は１８ＭＨｚでラッチ動作を行
い、他の各ラッチ回路２２Ｂ1 〜２２ＢN は、上記出力
クロックＣＫR を上記インバータ２４により反転した反
転クロックにより出力クロックレートの１３．５ＭＨｚ
又は１８ＭＨｚでラッチ動作を行う。
２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN の
うちの各ラッチ回路２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２
２ＣN は、出力クロックＣＫR により出力クロックレー
トの１３．５ＭＨｚ又は１８ＭＨｚでラッチ動作を行
い、他の各ラッチ回路２２Ｂ1 〜２２ＢN は、上記出力
クロックＣＫR を上記インバータ２４により反転した反
転クロックにより出力クロックレートの１３．５ＭＨｚ
又は１８ＭＨｚでラッチ動作を行う。
【００６１】例えば１８ＭＨｚのクロックレートの入力
データ｛Ｘn ｝を１３．５ＭＨｚのクロックレートの出
力データ｛Ｙ4n｝に変換するダウンレートコンバータと
してこの実施例のレートコンバータを動作させる場合に
は、図４に示してあるように、１８ＭＨｚの入力データ
｛Ｘn ｝がラッチ回路２２Ａn ・２２Ｂn により１３．
５ＭＨｚの出力クロックとその反転クロックで並列にラ
ッチされ、これらラッチ回路２２Ａn ・２２Ｂ1 の各ラ
ッチ出力が上記切換スイッチ２３n により選択されて、
１３．５ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ
n により再ラッチされる。また、１３．５ＭＨｚのクロ
ックレートの入力データ｛Ｘn ｝を１８ＭＨｚのクロッ
クレートの出力データ｛Ｙ4n｝に変換するアップレート
コンバータとしてこの実施例のレートコンバータを動作
させる場合には、図５に示してあるように、１３．５Ｍ
Ｈｚの入力データ｛Ｘn ｝がラッチ回路２２Ａn ・２２
Ｂn により１８ＭＨｚの出力クロックとその反転クロッ
クで並列にラッチされ、これらラッチ回路２２Ａn ・２
２Ｂn の各ラッチ出力が上記切換スイッチ２３n により
選択されて、１８ＭＨｚの出力クロックで上記ラッチ回
路２２Ｃn により再ラッチされる。
データ｛Ｘn ｝を１３．５ＭＨｚのクロックレートの出
力データ｛Ｙ4n｝に変換するダウンレートコンバータと
してこの実施例のレートコンバータを動作させる場合に
は、図４に示してあるように、１８ＭＨｚの入力データ
｛Ｘn ｝がラッチ回路２２Ａn ・２２Ｂn により１３．
５ＭＨｚの出力クロックとその反転クロックで並列にラ
ッチされ、これらラッチ回路２２Ａn ・２２Ｂ1 の各ラ
ッチ出力が上記切換スイッチ２３n により選択されて、
１３．５ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ
n により再ラッチされる。また、１３．５ＭＨｚのクロ
ックレートの入力データ｛Ｘn ｝を１８ＭＨｚのクロッ
クレートの出力データ｛Ｙ4n｝に変換するアップレート
コンバータとしてこの実施例のレートコンバータを動作
させる場合には、図５に示してあるように、１３．５Ｍ
Ｈｚの入力データ｛Ｘn ｝がラッチ回路２２Ａn ・２２
Ｂn により１８ＭＨｚの出力クロックとその反転クロッ
クで並列にラッチされ、これらラッチ回路２２Ａn ・２
２Ｂn の各ラッチ出力が上記切換スイッチ２３n により
選択されて、１８ＭＨｚの出力クロックで上記ラッチ回
路２２Ｃn により再ラッチされる。
【００６２】すなわち、この実施例のレートコンバータ
では、上記シフトレジスタ２１による遅延出力を出力ク
ロックレートでラッチするラッチ回路群が上記３Ｎ個の
ラッチ回路２２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，
２２ＢN ，２２ＣN とＮ個の切換スイッチ２３1 〜２３
N により構成され、上記シフトレジスタ２１による遅延
出力を上記２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２２ＣN に
より、出力クロックとその反転クロックで並列ラッチし
て、各ラッチ出力が上記切換スイッチ２３1 〜２２N に
より選択されて供給される上記ラッチ回路２２Ｃ1 〜２
２ＣN により出力クロックで再ラッチするようになって
いる。これにより、上記ラッチ回路２２Ｃ1 〜２２ＣN
により、入力クロックレートの入力データ｛Ｘn ｝を出
力クロックレートで確実にラッチすることができる。
では、上記シフトレジスタ２１による遅延出力を出力ク
ロックレートでラッチするラッチ回路群が上記３Ｎ個の
ラッチ回路２２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，
２２ＢN ，２２ＣN とＮ個の切換スイッチ２３1 〜２３
N により構成され、上記シフトレジスタ２１による遅延
出力を上記２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２２ＣN に
より、出力クロックとその反転クロックで並列ラッチし
て、各ラッチ出力が上記切換スイッチ２３1 〜２２N に
より選択されて供給される上記ラッチ回路２２Ｃ1 〜２
２ＣN により出力クロックで再ラッチするようになって
いる。これにより、上記ラッチ回路２２Ｃ1 〜２２ＣN
により、入力クロックレートの入力データ｛Ｘn ｝を出
力クロックレートで確実にラッチすることができる。
【００６３】さらに、上記Ｎ個の乗算器２６1 〜２６N
は、上記各ラッチ回路２２Ｃ1 〜２２ＣN の各ラッチ出
力と上記Ｎ個の係数発生器２５1 〜２５N によるｋi と
を並列的に乗算する乗算処理を出力クロックレートの１
３．５ＭＨｚ又は１８ＭＨｚで順次行う。
は、上記各ラッチ回路２２Ｃ1 〜２２ＣN の各ラッチ出
力と上記Ｎ個の係数発生器２５1 〜２５N によるｋi と
を並列的に乗算する乗算処理を出力クロックレートの１
３．５ＭＨｚ又は１８ＭＨｚで順次行う。
【００６４】ここで、上述の図３に示した実施例のレー
トコンバータにおいて、出力クロックレートの出力クロ
ックとインバータ２４による上記出力クロック反転クロ
ックを切換スイッチ２３により切り換えて、各ラッチ回
路２２Ａ1 〜２２ＡN に供給するようにすれば、Ｎ個の
各ラッチ回路２２Ｂ1 〜２２ＢN と各切換スイッチ２３
1 〜２３N を省略することができ、図６に示す実施例の
ように、（Ｎ−１）段のシフトレジスタ２１、２Ｎ個の
ラッチ回路２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２２ＣN 、
１個の切換スイッチ２３、１個のインバータ２４、Ｎ個
の係数発生器３５1 〜３５N 、Ｎ個の乗算器２６1 〜２
６N 及び１個の加算器２７によりレートコンバータを構
成することができる。
トコンバータにおいて、出力クロックレートの出力クロ
ックとインバータ２４による上記出力クロック反転クロ
ックを切換スイッチ２３により切り換えて、各ラッチ回
路２２Ａ1 〜２２ＡN に供給するようにすれば、Ｎ個の
各ラッチ回路２２Ｂ1 〜２２ＢN と各切換スイッチ２３
1 〜２３N を省略することができ、図６に示す実施例の
ように、（Ｎ−１）段のシフトレジスタ２１、２Ｎ個の
ラッチ回路２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２２ＣN 、
１個の切換スイッチ２３、１個のインバータ２４、Ｎ個
の係数発生器３５1 〜３５N 、Ｎ個の乗算器２６1 〜２
６N 及び１個の加算器２７によりレートコンバータを構
成することができる。
【００６５】この図６に示す実施例のレートコンバータ
では、例えば１８ＭＨｚのクロックレートの入力データ
｛Ｘn ｝を１３．５ＭＨｚのクロックレートの出力デー
タ｛Ｙ4n｝に変換するダウンレートコンバータとして動
作させる場合には、図７に示すように、シフレジスタ２
１による１８ＭＨｚの入力データ｛Ｘn ｝の遅延出力が
ラッチ回路２２Ａ1 〜２２ＡN により１３．５ＭＨｚの
出力クロックとその反転クロックでラッチされ、このれ
らラッチ回路２２Ａ1 〜２２ＡN のラッチ出力が１３．
５ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ1 〜２
２ＣN により再ラッチされる。また、１３．５ＭＨｚの
クロックレートの入力データ｛Ｘn ｝を１８ＭＨｚのク
ロックレートの出力データ｛Ｙ4n｝に変換するアップレ
ートコンバータとしてこの実施例のレートコンバータを
動作させる場合には、図８に示してあるように、シフレ
ジスタ２１による１３．５ＭＨｚの入力データ｛Ｘn ｝
の遅延出力がラッチ回路２２Ａ1 〜２２ＡN により１８
ＭＨｚの出力クロックとその反転クロックでラッチさ
れ、このれらラッチ回路２２Ａ1 〜２２ＡN のラッチ出
力が１８ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ
1 〜２２ＣN により再ラッチされる。
では、例えば１８ＭＨｚのクロックレートの入力データ
｛Ｘn ｝を１３．５ＭＨｚのクロックレートの出力デー
タ｛Ｙ4n｝に変換するダウンレートコンバータとして動
作させる場合には、図７に示すように、シフレジスタ２
１による１８ＭＨｚの入力データ｛Ｘn ｝の遅延出力が
ラッチ回路２２Ａ1 〜２２ＡN により１３．５ＭＨｚの
出力クロックとその反転クロックでラッチされ、このれ
らラッチ回路２２Ａ1 〜２２ＡN のラッチ出力が１３．
５ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ1 〜２
２ＣN により再ラッチされる。また、１３．５ＭＨｚの
クロックレートの入力データ｛Ｘn ｝を１８ＭＨｚのク
ロックレートの出力データ｛Ｙ4n｝に変換するアップレ
ートコンバータとしてこの実施例のレートコンバータを
動作させる場合には、図８に示してあるように、シフレ
ジスタ２１による１３．５ＭＨｚの入力データ｛Ｘn ｝
の遅延出力がラッチ回路２２Ａ1 〜２２ＡN により１８
ＭＨｚの出力クロックとその反転クロックでラッチさ
れ、このれらラッチ回路２２Ａ1 〜２２ＡN のラッチ出
力が１８ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ
1 〜２２ＣN により再ラッチされる。
【００６６】さらに、上述の図６に示した実施例のレー
トコンバータにおいて、シフレジスタ２１による入力デ
ータ｛Ｘn ｝の遅延出力をラッチする各ラッチ回路２２
Ａ1〜２２ＡN は、出力クロックレートの出力データに
必要なデータをラッチすれば良く、必ずしも出力クロッ
クとその反転クロックでラッチ動作を行う必要はない。
トコンバータにおいて、シフレジスタ２１による入力デ
ータ｛Ｘn ｝の遅延出力をラッチする各ラッチ回路２２
Ａ1〜２２ＡN は、出力クロックレートの出力データに
必要なデータをラッチすれば良く、必ずしも出力クロッ
クとその反転クロックでラッチ動作を行う必要はない。
【００６７】従って、上記各ラッチ回路２２Ａ1 〜２２
ＡN に出力クロックとその反転クロックを供給する切換
スイッチ２３及びインバータ２４に代えて、図９に示す
実施例のレートコンバータのように、各ラッチ回路２２
Ａ1 〜２２ＡN にラッチクロックを与えるラッチクロッ
ク発生部３０を設けて、例えば、図１０に示すようなタ
イミングのラッチクロックでシフレジスタ２１による入
力データ｛Ｘn ｝の遅延出力を各ラッチ回路２２Ａ1 〜
２２ＡN によりラッチするようにして、ダウンレートコ
ンバータとして動作させたり、また、図１１に示すよう
なタイミングのラッチクロックでシフレジスタ２１によ
る入力データ｛Ｘn ｝の遅延出力を各ラッチ回路２２Ａ
1 〜２２ＡN によりラッチするようにして、アップレー
トコンバータとして動作させることもできる。
ＡN に出力クロックとその反転クロックを供給する切換
スイッチ２３及びインバータ２４に代えて、図９に示す
実施例のレートコンバータのように、各ラッチ回路２２
Ａ1 〜２２ＡN にラッチクロックを与えるラッチクロッ
ク発生部３０を設けて、例えば、図１０に示すようなタ
イミングのラッチクロックでシフレジスタ２１による入
力データ｛Ｘn ｝の遅延出力を各ラッチ回路２２Ａ1 〜
２２ＡN によりラッチするようにして、ダウンレートコ
ンバータとして動作させたり、また、図１１に示すよう
なタイミングのラッチクロックでシフレジスタ２１によ
る入力データ｛Ｘn ｝の遅延出力を各ラッチ回路２２Ａ
1 〜２２ＡN によりラッチするようにして、アップレー
トコンバータとして動作させることもできる。
【００６８】また、この図９に示した実施例のレートコ
ンバータでは、上記ラッチクロック発生部３０において
１８ＭＨｚの入力クロックとその４分周クロックから図
１２に示すようなタイミングのラッチクロックを発生す
るようにして、シフレジスタ２１による入力データ｛Ｘ
n ｝の遅延出力を各ラッチ回路２２Ａ1 〜２２ＡN でラ
ッチすることにより、ダウンレートコンバータとして動
作させたり、上記ラッチクロック発生部３０において１
８ＭＨｚの出力クロックとその４分周クロックから図１
３に示すようなタイミングのラッチクロックを発生する
ようにして、シフレジスタ２１による入力データ
｛Ｘn ｝の遅延出力を各ラッチ回路２２Ａ1 〜２２ＡN
でラッチすることにより、アップレートコンバータとし
て動作させることもできる。
ンバータでは、上記ラッチクロック発生部３０において
１８ＭＨｚの入力クロックとその４分周クロックから図
１２に示すようなタイミングのラッチクロックを発生す
るようにして、シフレジスタ２１による入力データ｛Ｘ
n ｝の遅延出力を各ラッチ回路２２Ａ1 〜２２ＡN でラ
ッチすることにより、ダウンレートコンバータとして動
作させたり、上記ラッチクロック発生部３０において１
８ＭＨｚの出力クロックとその４分周クロックから図１
３に示すようなタイミングのラッチクロックを発生する
ようにして、シフレジスタ２１による入力データ
｛Ｘn ｝の遅延出力を各ラッチ回路２２Ａ1 〜２２ＡN
でラッチすることにより、アップレートコンバータとし
て動作させることもできる。
【００６９】
【発明の効果】以上の説明からも明らかなように、本発
明に係るレートコンバータでは、入力クロックレートで
動作するシフトレジスタによる入力データの遅延出力を
ラッチ回路群により出力クロックレートでラッチし、そ
のラッチ出力と係数発生器群が出力クロックレートで順
次発生する各フィルタ係数とを乗算器群により乗算し、
その乗算出力を加算合成する加算器により加算合成する
ことにより、上記入力データに出力クロックレートでフ
ィルタリング処理を施して、所望の出力クロックレート
の出力データを得ることができる。すなわち、入力クロ
ックレートと出力クロックレートの最小公倍数のクロッ
クレートで高速動作するディジタルフィルタを必要する
ことなく、１個のディジタルフィルタにより入力クロッ
クレートの入力データを所望の出力クロックレートの出
力データを変換することができる。
明に係るレートコンバータでは、入力クロックレートで
動作するシフトレジスタによる入力データの遅延出力を
ラッチ回路群により出力クロックレートでラッチし、そ
のラッチ出力と係数発生器群が出力クロックレートで順
次発生する各フィルタ係数とを乗算器群により乗算し、
その乗算出力を加算合成する加算器により加算合成する
ことにより、上記入力データに出力クロックレートでフ
ィルタリング処理を施して、所望の出力クロックレート
の出力データを得ることができる。すなわち、入力クロ
ックレートと出力クロックレートの最小公倍数のクロッ
クレートで高速動作するディジタルフィルタを必要する
ことなく、１個のディジタルフィルタにより入力クロッ
クレートの入力データを所望の出力クロックレートの出
力データを変換することができる。
【００７０】本発明に係るレートコンバータにおいて、
上記ラッチ回路群は、上記シフトレジスタによる遅延出
力を出力クロックとその反転クロックで並列にラッチし
てから、出力クロックで再ラッチすることにより、出力
クロックレートの出力データに必要なデータを確実にラ
ッチすることができる。
上記ラッチ回路群は、上記シフトレジスタによる遅延出
力を出力クロックとその反転クロックで並列にラッチし
てから、出力クロックで再ラッチすることにより、出力
クロックレートの出力データに必要なデータを確実にラ
ッチすることができる。
【００７１】また、本発明に係るレートコンバータにお
いて、上記ラッチ回路群は、出力クロックとその反転ク
ロックを切り換えて上記シフトレジスタによる遅延出力
をラッチしてから、出力クロックで再ラッチことによ
り、出力クロックレートの出力データに必要なデータを
確実にラッチすることができる。
いて、上記ラッチ回路群は、出力クロックとその反転ク
ロックを切り換えて上記シフトレジスタによる遅延出力
をラッチしてから、出力クロックで再ラッチことによ
り、出力クロックレートの出力データに必要なデータを
確実にラッチすることができる。
【００７２】さらに、本発明に係るレートコンバータに
おいて、上記ラッチ群は、ラッチクロック発生部が発生
するラッチクロックで上記シフトレジスタによる遅延出
力をラッチしてから、出力クロックで再ラッチして出力
することにより、出力クロックレートの出力データに必
要なデータを確実にラッチすることができる。
おいて、上記ラッチ群は、ラッチクロック発生部が発生
するラッチクロックで上記シフトレジスタによる遅延出
力をラッチしてから、出力クロックで再ラッチして出力
することにより、出力クロックレートの出力データに必
要なデータを確実にラッチすることができる。
【００７３】また、本発明によれば、入力クロックレー
トで動作する３段のシフトレジスタによる入力データの
遅延出力を４個のラッチ回路により出力クロックレート
でラッチし、そのラッチ出力と４個の係数発生器が出力
クロックレートで順次発生する各フィルタ係数とを４個
の乗算器により乗算し、その乗算出力を加算合成する加
算器により加算合成することにより、入力クロックレー
トと出力クロックレートの最小公倍数のクロックレート
で高速動作するディジタルフィルタを必要することな
く、１個のディジタルフィルタにより入力クロックレー
トの入力データを所望の出力クロックレートの出力デー
タを変換することができるダウンレートコンバータを提
供することができる。
トで動作する３段のシフトレジスタによる入力データの
遅延出力を４個のラッチ回路により出力クロックレート
でラッチし、そのラッチ出力と４個の係数発生器が出力
クロックレートで順次発生する各フィルタ係数とを４個
の乗算器により乗算し、その乗算出力を加算合成する加
算器により加算合成することにより、入力クロックレー
トと出力クロックレートの最小公倍数のクロックレート
で高速動作するディジタルフィルタを必要することな
く、１個のディジタルフィルタにより入力クロックレー
トの入力データを所望の出力クロックレートの出力デー
タを変換することができるダウンレートコンバータを提
供することができる。
【００７４】さらに、本発明によれば、入力クロックレ
ートで動作する２段のシフトレジスタによる遅延出力を
３個のラッチ回路により出力クロックレートでラッチ
し、そのラッチ出力を３個の係数発生器が出力クロック
レートで順次発生する各フィルタ係数とを３個の乗算器
により乗算し、その乗算出力を加算合成する加算器によ
り加算合成することにより、入力クロックレートと出力
クロックレートの最小公倍数のクロックレートで高速動
作するディジタルフィルタを必要することなく、１個の
ディジタルフィルタにより入力クロックレートの入力デ
ータを所望の出力クロックレートの出力データを変換す
ることができるアップレートコンバータを提供すること
ができる。
ートで動作する２段のシフトレジスタによる遅延出力を
３個のラッチ回路により出力クロックレートでラッチ
し、そのラッチ出力を３個の係数発生器が出力クロック
レートで順次発生する各フィルタ係数とを３個の乗算器
により乗算し、その乗算出力を加算合成する加算器によ
り加算合成することにより、入力クロックレートと出力
クロックレートの最小公倍数のクロックレートで高速動
作するディジタルフィルタを必要することなく、１個の
ディジタルフィルタにより入力クロックレートの入力デ
ータを所望の出力クロックレートの出力データを変換す
ることができるアップレートコンバータを提供すること
ができる。
【００７５】なお、上述の各実施例では１８ＭＨｚのデ
ータと１３．５ＭＨｚのデータとの間でレーと変換を行
うダウンレートコンンバータ及びアップレートコンンバ
ータについて説明したが、本発明は、上記周波数間のレ
ート変換を行うレートコンバータのみに限定されること
なく、他の周波数間のレート変換を行うレートコンバー
タに適用することができる。
ータと１３．５ＭＨｚのデータとの間でレーと変換を行
うダウンレートコンンバータ及びアップレートコンンバ
ータについて説明したが、本発明は、上記周波数間のレ
ート変換を行うレートコンバータのみに限定されること
なく、他の周波数間のレート変換を行うレートコンバー
タに適用することができる。
【図１】本発明に係るダウンレートコンバータの構成を
示すブロック図である。
示すブロック図である。
【図２】本発明に係るアップレートコンバータの構成を
示すブロック図である。
示すブロック図である。
【図３】本発明に係るレートコンバータの構成を示すブ
ロック図である。
ロック図である。
【図４】図３に示したレートコンバータにおけるダウン
レートコンバータとしての動作を示すタイミングチャー
トである。
レートコンバータとしての動作を示すタイミングチャー
トである。
【図５】図３に示したレートコンバータにおけるアップ
レートコンバータとしての動作を示すタイミングチャー
トである。
レートコンバータとしての動作を示すタイミングチャー
トである。
【図６】本発明に係るレートコンバータの他の構成を示
すブロック図である。
すブロック図である。
【図７】図６に示したレートコンバータにおけるダウン
レートコンバータとしての動作を示すタイミングチャー
トである。
レートコンバータとしての動作を示すタイミングチャー
トである。
【図８】図６に示したレートコンバータにおけるアップ
レートコンバータとしての動作を示すタイミングチャー
トである。
レートコンバータとしての動作を示すタイミングチャー
トである。
【図９】本発明に係るレートコンバータの他の構成を示
すブロック図である。
すブロック図である。
【図１０】図９に示したレートコンバータにおけるダウ
ンレートコンバータとしての動作を示すタイミングチャ
ートである。
ンレートコンバータとしての動作を示すタイミングチャ
ートである。
【図１１】図９に示したレートコンバータにおけるアッ
プレートコンバータとしての動作を示すタイミングチャ
ートである。
プレートコンバータとしての動作を示すタイミングチャ
ートである。
【図１２】図９に示したレートコンバータにおけるダウ
ンレートコンバータとしての他の動作を示すタイミング
チャートである。
ンレートコンバータとしての他の動作を示すタイミング
チャートである。
【図１３】図９に示したレートコンバータにおけるアッ
プレートコンバータとしての他の動作を示すタイミング
チャートである。
プレートコンバータとしての他の動作を示すタイミング
チャートである。
【図１４】従来のダウンレートコンバータの動作原理を
時間軸上で示す図である。
時間軸上で示す図である。
【図１５】従来のダウンレートコンバータの動作原理を
周波数軸上で示す図である。
周波数軸上で示す図である。
【図１６】従来のアップレートコンバータの動作原理を
時間軸上で示す図である。
時間軸上で示す図である。
【図１７】従来のアップレートコンバータの動作原理を
周波数軸上で示す図である。
周波数軸上で示す図である。
１，１１，２１・・・・・・・シフトレジスタ ２Ａ〜２Ｄ，１２Ａ〜１２Ｄ，２２Ａ1 ，２２Ｂ1 ，２
２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN ・・・・・・ラ
ッチ回路 ３Ａ〜３Ｄ，１３Ａ〜１３Ｃ，２５1 〜２５N ・・・・
係数発生器 ４Ａ〜４Ｄ，１４Ａ〜１４Ｃ，２６1 〜２６N ・・・・
乗算器 ５，１５，２７・・・・・・・加算器 ２３，２３1 〜２３N ・・・・切換スイッチ ３０・・・・・・・・・・・・ラッチクロック発生器
２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN ・・・・・・ラ
ッチ回路 ３Ａ〜３Ｄ，１３Ａ〜１３Ｃ，２５1 〜２５N ・・・・
係数発生器 ４Ａ〜４Ｄ，１４Ａ〜１４Ｃ，２６1 〜２６N ・・・・
乗算器 ５，１５，２７・・・・・・・加算器 ２３，２３1 〜２３N ・・・・切換スイッチ ３０・・・・・・・・・・・・ラッチクロック発生器
Claims (6)
- 【請求項１】 入力データが供給される入力クロックレ
ートで動作するシフトレジスタと、 上記シフトレジスタによる遅延出力を出力クロックレー
トでラッチして出力するラッチ回路群と、 出力クロックレートでフィルタ係数を順次発生する係数
発生器群と、 上記ラッチ回路群によるラッチ出力と上記係数発生器群
による各フィルタ係数とを乗算する乗算器群と、 上記乗算器群による乗算出力を加算合成する加算器とを
備えることを特徴とするレートコンバータ。 - 【請求項２】前記ラッチ回路群は、前記シフトレジスタ
による遅延出力を出力クロックレートの出力クロックと
その反転クロックで並列にラッチしてから、出力クロッ
クで再ラッチして出力することを特徴とする請求項１記
載のレートコンバータ。 - 【請求項３】前記ラッチ回路群は、出力クロックレート
の出力クロックとその反転クロックを切り換えて前記シ
フトレジスタによる遅延出力をラッチしてから、出力ク
ロックで再ラッチして出力することを特徴とする請求項
１記載のレートコンバータ。 - 【請求項４】前記ラッチ群は、ラッチクロック発生部が
発生する出力クロックレートのラッチクロックで前記シ
フトレジスタによる遅延出力をラッチしてから、出力ク
ロックで再ラッチして出力することを特徴とする請求項
１記載のレートコンバータ。 - 【請求項５】 入力データが供給される入力クロックレ
ートで動作する３段のシフトレジスタと、 上記シフトレジスタによる遅延出力を出力クロックレー
トでラッチして出力する４個のラッチ回路と、 出力クロックレートでフィルタ係数を順次発生する４個
の係数発生器と、 上記各ラッチ回路によるラッチ出力と上記各係数発生器
による各フィルタ係数とを乗算する４個の乗算器と、 上記各乗算器による乗算出力を加算合成する加算器とを
備えることを特徴とするダウンレートコンバータ。 - 【請求項６】 入力データが供給される入力クロックレ
ートで動作する２段のシフトレジスタと、 上記シフトレジスタによる遅延出力を出力クロックレー
トでラッチして出力する３個のラッチ回路と、 出力クロックレートでフィルタ係数を順次発生する３個
の係数発生器と、 上記各ラッチ回路によるラッチ出力と上記各係数発生器
による各フィルタ係数とを乗算する３個の乗算器と、 上記各乗算器による乗算出力を加算合成する加算器とを
備えることを特徴とするアップレートコンバータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18577492A JP3544998B2 (ja) | 1992-06-22 | 1992-06-22 | レートコンバータ |
| KR1019920010958A KR940001683A (ko) | 1992-06-22 | 1992-06-24 | 레이트 컨버터 |
| US08/076,839 US5512894A (en) | 1992-06-22 | 1993-06-15 | Rate converter for converting data rate |
| KR1019930010958A KR100297530B1 (ko) | 1992-06-22 | 1993-06-16 | 레이트컨버터 |
| DE69316460T DE69316460T2 (de) | 1992-06-22 | 1993-06-18 | Abtastratenumsetzer zur Umwandlung des Datenflusses |
| EP93304779A EP0576215B1 (en) | 1992-06-22 | 1993-06-18 | Rate converter for converting data rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18577492A JP3544998B2 (ja) | 1992-06-22 | 1992-06-22 | レートコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066810A true JPH066810A (ja) | 1994-01-14 |
| JP3544998B2 JP3544998B2 (ja) | 2004-07-21 |
Family
ID=16176661
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5512894A (ja) |
| EP (1) | EP0576215B1 (ja) |
| JP (1) | JP3544998B2 (ja) |
| KR (2) | KR940001683A (ja) |
| DE (1) | DE69316460T2 (ja) |
Cited By (1)
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