JPH0870235A - クロックレート変換回路 - Google Patents
クロックレート変換回路Info
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- JPH0870235A JPH0870235A JP22732694A JP22732694A JPH0870235A JP H0870235 A JPH0870235 A JP H0870235A JP 22732694 A JP22732694 A JP 22732694A JP 22732694 A JP22732694 A JP 22732694A JP H0870235 A JPH0870235 A JP H0870235A
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Abstract
(57)【要約】
【目的】 単純なロジックによる回路構成で、任意のク
ロック周波数比でのレート変換を可能とすると共に、Ｉ
Ｃ化に好適な回路を提供すること。 【構成】 ＤＦＦ１４は、第２のクロックＣＫ２の周波
数ｆ２の正の整数倍（Ｎ倍）の周波数ｆ３を有する第３
のクロックＣＫ３により、第１のクロックＣＫ１をラッ
チする。ＤＦＦ１３は、ＤＦＦ１４の出力をクロックと
して、クロックＣＫ１により標本化されている入力信号
をラッチする。ＤＦＦ１３の出力をクロックＣＫ３で動
作するＬＰＦ１６を介しＤＦＦ１７に供給する。１／Ｎ
分周器１８によりクロックＣＫ３をクロックＣＫ２に変
換する。クロックＣＫ２をＤＦＦ１７に供給し、ＬＰＦ
１６の出力を１／Ｎに間引き、周波数ｆ２に変換された
出力信号を得る。
ロック周波数比でのレート変換を可能とすると共に、Ｉ
Ｃ化に好適な回路を提供すること。 【構成】 ＤＦＦ１４は、第２のクロックＣＫ２の周波
数ｆ２の正の整数倍（Ｎ倍）の周波数ｆ３を有する第３
のクロックＣＫ３により、第１のクロックＣＫ１をラッ
チする。ＤＦＦ１３は、ＤＦＦ１４の出力をクロックと
して、クロックＣＫ１により標本化されている入力信号
をラッチする。ＤＦＦ１３の出力をクロックＣＫ３で動
作するＬＰＦ１６を介しＤＦＦ１７に供給する。１／Ｎ
分周器１８によりクロックＣＫ３をクロックＣＫ２に変
換する。クロックＣＫ２をＤＦＦ１７に供給し、ＬＰＦ
１６の出力を１／Ｎに間引き、周波数ｆ２に変換された
出力信号を得る。
Description
【０００１】
【産業上の利用分野】本発明は、クロックレート変換回
路に関し、簡単なロジック回路による回路構成で入力信
号を任意のクロック周波数比にレート変換できる回路を
提供することを目的としている。
路に関し、簡単なロジック回路による回路構成で入力信
号を任意のクロック周波数比にレート変換できる回路を
提供することを目的としている。
【０００２】
【従来の技術】例えば、テレビジョンの信号処理におい
て、Ｙ／Ｃ分離回路は色副搬送波の周波数の４倍のクロ
ックで動作し、走査線倍密回路は水平走査周波数の整数
倍のクロックで動作する。このように、それぞれの回路
の動作クロックが異なっているので、扱う信号のクロッ
クレートを変換するために、クロックレート変換回路が
用いられている。
て、Ｙ／Ｃ分離回路は色副搬送波の周波数の４倍のクロ
ックで動作し、走査線倍密回路は水平走査周波数の整数
倍のクロックで動作する。このように、それぞれの回路
の動作クロックが異なっているので、扱う信号のクロッ
クレートを変換するために、クロックレート変換回路が
用いられている。
【０００３】また、異なるクロックレートの複数の入力
信号を切り替えて同一クロックで信号処理をする場合に
もクロックレート変換回路が用いられている。
信号を切り替えて同一クロックで信号処理をする場合に
もクロックレート変換回路が用いられている。
【０００４】クロック周波数ｆ１の信号列からクロック
周波数ｆ２の信号列にクロックレート（サンプリングレ
ート）を変換する場合、ｆ１とｆ２とが比較的簡単な整
数比の時には、直線補間を行う方法が従来よく用いられ
ている。
周波数ｆ２の信号列にクロックレート（サンプリングレ
ート）を変換する場合、ｆ１とｆ２とが比較的簡単な整
数比の時には、直線補間を行う方法が従来よく用いられ
ている。
【０００５】この直線補間によるレート変換（第１の従
来例）を図４と共に簡単に説明する。同図（Ａ）は、ク
ロック周波数ｆ１の信号列ｘ１，ｘ２，ｘ３，…を示
し、同図（Ｂ）は、クロック周波数ｆ２の信号列ｙ１，
ｙ２，ｙ３，…を示す。なお、ｆ１とｆ２との比を簡単
な整数比２：３とする。直線補間後の信号列ｙ１，ｙ
２，ｙ３，…は以下に示す値となる。
来例）を図４と共に簡単に説明する。同図（Ａ）は、ク
ロック周波数ｆ１の信号列ｘ１，ｘ２，ｘ３，…を示
し、同図（Ｂ）は、クロック周波数ｆ２の信号列ｙ１，
ｙ２，ｙ３，…を示す。なお、ｆ１とｆ２との比を簡単
な整数比２：３とする。直線補間後の信号列ｙ１，ｙ
２，ｙ３，…は以下に示す値となる。
【０００６】ｙ１＝ｘ１ ｙ２＝（１／３）＊ｘ１ ＋ （２／３）＊ｘ２ ｙ３＝（２／３）＊ｘ２ ＋ （１／３）＊ｘ３ ｙ４＝ｘ３ ｙ４以下は上式の繰り返しとなる。
【０００７】但し、この直線補間の方法は、ｆ１とｆ２
との比が比較的簡単な整数比の時のみに有効である。
との比が比較的簡単な整数比の時のみに有効である。
【０００８】クロック周波数ｆ１とｆ２との比が比較的
簡単な整数比でない場合の従来のレート変換回路（第２
の従来例）を図５に示す。クロックＣＫ１１のレートの
信号列Ｘが端子１に入力され、Ｄ／Ａ変換器２によりア
ナログ信号に変換される。さらに、ローパスフィルタ
（ＬＰＦ）３により高調波成分を除去された信号は、Ａ
／Ｄ変換器４によりクロックＣＫ２２のレートで再度デ
ジタル信号に変換される。この場合ＣＫ１１とＣＫ２２
との周波数比の関係は自由でよい。
簡単な整数比でない場合の従来のレート変換回路（第２
の従来例）を図５に示す。クロックＣＫ１１のレートの
信号列Ｘが端子１に入力され、Ｄ／Ａ変換器２によりア
ナログ信号に変換される。さらに、ローパスフィルタ
（ＬＰＦ）３により高調波成分を除去された信号は、Ａ
／Ｄ変換器４によりクロックＣＫ２２のレートで再度デ
ジタル信号に変換される。この場合ＣＫ１１とＣＫ２２
との周波数比の関係は自由でよい。
【０００９】
【発明が解決しようとする課題】上述した第１の従来例
は、変換前後のクロック周波数ｆ１とｆ２との比が比較
的簡単な整数比である場合に限られるので、使い勝手が
悪かった。
は、変換前後のクロック周波数ｆ１とｆ２との比が比較
的簡単な整数比である場合に限られるので、使い勝手が
悪かった。
【００１０】第２の従来例は、レート変換の都度Ｄ／Ａ
変換器２、ＬＰＦ３、Ａ／Ｄ変換器４が必要となる。よ
って、ＬＳＩの回路内にクロックレート変換回路を構成
する場合に、入出力端子の増加、ＬＳＩ外部部品数の増
加を伴う。また、ＬＳＩ内にＡ／Ｄ変換器、Ｄ／Ａ変換
器を内蔵できるにしても、通常のロジックよりチップサ
イズが増大する。特にクロックレート変換回路の数が多
くなるほど上記欠点が大となり、コストも増大する。
変換器２、ＬＰＦ３、Ａ／Ｄ変換器４が必要となる。よ
って、ＬＳＩの回路内にクロックレート変換回路を構成
する場合に、入出力端子の増加、ＬＳＩ外部部品数の増
加を伴う。また、ＬＳＩ内にＡ／Ｄ変換器、Ｄ／Ａ変換
器を内蔵できるにしても、通常のロジックよりチップサ
イズが増大する。特にクロックレート変換回路の数が多
くなるほど上記欠点が大となり、コストも増大する。
【００１１】本発明は、従来の欠点を除去し、単純なロ
ジックによる回路構成で、任意のクロック周波数比での
レート変換を可能とすると共に、ＩＣ化に好適なクロッ
クレート変換回路を提供することを目的としている。
ジックによる回路構成で、任意のクロック周波数比での
レート変換を可能とすると共に、ＩＣ化に好適なクロッ
クレート変換回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】そこで、上記課題を解決
するために本発明は、第１のクロックにより標本化され
た入力信号を、第２のクロックのレートの信号にレート
変換するクロックレート変換回路であって、前記第２の
クロックの周波数の正の整数倍（Ｎ倍）の周波数を有す
る第３のクロックにより、前記第１のクロックをラッチ
する第１の論理回路と、前記第１の論理回路の出力をク
ロックとして、前記入力信号をラッチする第２の論理回
路と、前記第２の論理回路の出力が供給される、前記第
３のクロックで動作するローパスフィルタと、前記第３
のクロックが供給され、前記ローパスフィルタの出力を
１／Ｎに間引いて、前記第２のクロックのレートの信号
を出力する１／Ｎ間引き回路とより構成したことを特徴
とするレート変換回路を提供するものである。
するために本発明は、第１のクロックにより標本化され
た入力信号を、第２のクロックのレートの信号にレート
変換するクロックレート変換回路であって、前記第２の
クロックの周波数の正の整数倍（Ｎ倍）の周波数を有す
る第３のクロックにより、前記第１のクロックをラッチ
する第１の論理回路と、前記第１の論理回路の出力をク
ロックとして、前記入力信号をラッチする第２の論理回
路と、前記第２の論理回路の出力が供給される、前記第
３のクロックで動作するローパスフィルタと、前記第３
のクロックが供給され、前記ローパスフィルタの出力を
１／Ｎに間引いて、前記第２のクロックのレートの信号
を出力する１／Ｎ間引き回路とより構成したことを特徴
とするレート変換回路を提供するものである。
【００１３】
【実施例】図１に一実施例の構成を図示し、以下その内
容を説明する。１２〜１５，１７はそれぞれＤフリップ
フロップ（以下、ＤＦＦ）である。ＤＦＦ１２，１３，
１５，１７では、各端子Ｄに入力されるデータは、各端
子ＣＫに入力されるクロックによりラッチされて各端子
Ｑより出力される。ＤＦＦ１４は端子Ｑに反転したデー
タが出力される以外は前記ＤＦＦと同じである。
容を説明する。１２〜１５，１７はそれぞれＤフリップ
フロップ（以下、ＤＦＦ）である。ＤＦＦ１２，１３，
１５，１７では、各端子Ｄに入力されるデータは、各端
子ＣＫに入力されるクロックによりラッチされて各端子
Ｑより出力される。ＤＦＦ１４は端子Ｑに反転したデー
タが出力される以外は前記ＤＦＦと同じである。
【００１４】端子１０に入来した入力信号列ＩＮ（第１
のクロックＣＫ１により標本化された信号）は、ＤＦＦ
１２の端子Ｄに供給される。ＤＦＦ１２の出力はＤＦＦ
１３（第２の論理回路）の端子Ｄに供給され、ＤＦＦ１
３の出力はＤＦＦ１５の端子Ｄに供給され、ＤＦＦ１５
の出力はＬＰＦ１６に供給される。ＬＰＦ１６の出力は
ＤＦＦ１７の端子Ｄに供給され、ＤＦＦ１７の出力は出
力信号（ＯＵＴ）として端子１９から外部に出力され
る。
のクロックＣＫ１により標本化された信号）は、ＤＦＦ
１２の端子Ｄに供給される。ＤＦＦ１２の出力はＤＦＦ
１３（第２の論理回路）の端子Ｄに供給され、ＤＦＦ１
３の出力はＤＦＦ１５の端子Ｄに供給され、ＤＦＦ１５
の出力はＬＰＦ１６に供給される。ＬＰＦ１６の出力は
ＤＦＦ１７の端子Ｄに供給され、ＤＦＦ１７の出力は出
力信号（ＯＵＴ）として端子１９から外部に出力され
る。
【００１５】一方、端子１１に入来した入力クロックＣ
Ｋ１（第１のクロック）は、ＤＦＦ１２の端子ＣＫに供
給されると共に、ＤＦＦ１４（第１の論理回路）の端子
Ｄに供給される。ＤＦＦ１４の出力はＤＦＦ１３の端子
ＣＫに供給される。端子２０に入来したクロックＣＫ３
（第３のクロック）は、ＤＦＦ１４，１５、ＬＰＦ１６
のＣＫ端子に供給されると共に、１／Ｎ回路１８に供給
される。１／Ｎ分周器１８の出力はＤＦＦ１７のＣＫ端
子に供給されると共に、端子２１に供給される。ＤＦＦ
１７と１／Ｎ分周器１８とが１／Ｎ間引き回路を成す。
Ｋ１（第１のクロック）は、ＤＦＦ１２の端子ＣＫに供
給されると共に、ＤＦＦ１４（第１の論理回路）の端子
Ｄに供給される。ＤＦＦ１４の出力はＤＦＦ１３の端子
ＣＫに供給される。端子２０に入来したクロックＣＫ３
（第３のクロック）は、ＤＦＦ１４，１５、ＬＰＦ１６
のＣＫ端子に供給されると共に、１／Ｎ回路１８に供給
される。１／Ｎ分周器１８の出力はＤＦＦ１７のＣＫ端
子に供給されると共に、端子２１に供給される。ＤＦＦ
１７と１／Ｎ分周器１８とが１／Ｎ間引き回路を成す。
【００１６】クロックＣＫ３の周波数は、クロックＣＫ
２（第２のクロック）のＮ倍（正の整数倍）に設定され
ており、さらに少なくともＣＫ１の２倍以上の周波数で
ある。
２（第２のクロック）のＮ倍（正の整数倍）に設定され
ており、さらに少なくともＣＫ１の２倍以上の周波数で
ある。
【００１７】図２に、入力信号（ＩＮ）列Ｄ0,Ｄ1,Ｄ2,
Ｄ3,…に対する図１中の各点（Ａ），（Ｄ），（Ｂ），
（Ｃ）での信号、及びクロックＣＫ１，ＣＫ３のタイミ
ングの一例を示す。なお、図１中に示す全てのＤＦＦ
は、入力されるクロックの立ち上がりエッジで動作する
ものとする。
Ｄ3,…に対する図１中の各点（Ａ），（Ｄ），（Ｂ），
（Ｃ）での信号、及びクロックＣＫ１，ＣＫ３のタイミ
ングの一例を示す。なお、図１中に示す全てのＤＦＦ
は、入力されるクロックの立ち上がりエッジで動作する
ものとする。
【００１８】（Ｄ）点のクロック波形には、図２（Ｄ）
の斜線に示すようにＨまたはＬレベルに定まらない部分
が生ずる。これは、ＤＦＦ１４の動作において、ＣＫ１
のレベルのセットアップタイムとホールドタイムとが、
ＣＫ３の立ち上がりエッジに対し充分に確保できない場
合に生じる。
の斜線に示すようにＨまたはＬレベルに定まらない部分
が生ずる。これは、ＤＦＦ１４の動作において、ＣＫ１
のレベルのセットアップタイムとホールドタイムとが、
ＣＫ３の立ち上がりエッジに対し充分に確保できない場
合に生じる。
【００１９】一方、（Ｄ）点の立ち上がりエッジに対す
る（Ａ）点のデータのセットアップタイムは、ＣＫ１の
Ｈレベルの期間からＣＫ３の周期を減じた値以上に、ホ
ールドタイムはＣＫ１のＬレベルの期間からＣＫ３の周
期を減じた値以上になる。従って、ＤＦＦ１３は、セッ
トアップタイムとホールドタイムとが常に十分に確保さ
れる。
る（Ａ）点のデータのセットアップタイムは、ＣＫ１の
Ｈレベルの期間からＣＫ３の周期を減じた値以上に、ホ
ールドタイムはＣＫ１のＬレベルの期間からＣＫ３の周
期を減じた値以上になる。従って、ＤＦＦ１３は、セッ
トアップタイムとホールドタイムとが常に十分に確保さ
れる。
【００２０】ここで、ＤＦＦに入力されるクロックの立
ち上がりエッジから出力データが変化を開始するまでの
遅延期間をｄとすると、ＣＫ３の立ち上がりエッジに対
する（Ｂ）点のデータのセットアップタイムは、ＣＫ３
の周期から２倍のｄを減じた値に、ホールドタイムは２
倍のｄの値になる。従って、ＤＦＦ１５もセットアップ
タイムとホールドタイムとが常に十分に確保される。
ち上がりエッジから出力データが変化を開始するまでの
遅延期間をｄとすると、ＣＫ３の立ち上がりエッジに対
する（Ｂ）点のデータのセットアップタイムは、ＣＫ３
の周期から２倍のｄを減じた値に、ホールドタイムは２
倍のｄの値になる。従って、ＤＦＦ１５もセットアップ
タイムとホールドタイムとが常に十分に確保される。
【００２１】非同期のＣＫ１，ＣＫ３によるレート変換
によって、入力データＩＮは図２（Ｃ）に示すデータ
（図１中の（Ｃ）点の信号）に変換される。斜線で示す
部分がＤ1 、またはＤ2 の不確定な値になる。これは、
前述した通りＤＦＦ１４の動作において、ＣＫ３に対し
ＣＫ１のセットアップタイム、ホールドタイムが確保さ
れないためである。この現象は一種の位相ひずみを生じ
ることになり、不要な高調波のスペクトルが発生するこ
とになる。
によって、入力データＩＮは図２（Ｃ）に示すデータ
（図１中の（Ｃ）点の信号）に変換される。斜線で示す
部分がＤ1 、またはＤ2 の不確定な値になる。これは、
前述した通りＤＦＦ１４の動作において、ＣＫ３に対し
ＣＫ１のセットアップタイム、ホールドタイムが確保さ
れないためである。この現象は一種の位相ひずみを生じ
ることになり、不要な高調波のスペクトルが発生するこ
とになる。
【００２２】図３は、上記した現象（不要な高調波のス
ペクトル発生の現象）を周波数スペクトルで示した図で
ある。
ペクトル発生の現象）を周波数スペクトルで示した図で
ある。
【００２３】図３（ａ）は、入力信号ＩＮ（サンプリン
グ周波数ｆ１）の信号列ｘ１，ｘ２，…のスペクトラム
の一例を示したものである。図３（ｂ）は、図１に示す
（Ｃ）点の信号のスペクトラムであり、クロック周波数
ｆ３（ＣＫ３のサンプリング周波数）に変換された信号
のスペクトラムである。図３（ｂ）において、０〜ｆ３
の間の斜線で示す部分は、図３（ａ）に示す周波数ｆ１
の整数倍の高調波成分（データが１次ホールドされ振幅
は小さくなる）と、前述した位相変動に起因して発生す
る不要な高調波成分である。
グ周波数ｆ１）の信号列ｘ１，ｘ２，…のスペクトラム
の一例を示したものである。図３（ｂ）は、図１に示す
（Ｃ）点の信号のスペクトラムであり、クロック周波数
ｆ３（ＣＫ３のサンプリング周波数）に変換された信号
のスペクトラムである。図３（ｂ）において、０〜ｆ３
の間の斜線で示す部分は、図３（ａ）に示す周波数ｆ１
の整数倍の高調波成分（データが１次ホールドされ振幅
は小さくなる）と、前述した位相変動に起因して発生す
る不要な高調波成分である。
【００２４】図３（ｃ）は、ＬＰＦ１６の周波数特性の
一例である。この特性により、ＬＰＦ１６の出力は、図
３（ｂ）の斜線部分が除去された信号となる。ＬＰＦ１
６の出力は、ＤＦＦ１７によりラッチされて端子１９に
出力される。但し、ＤＦＦ１７のＣＫ端子には、分周器
１８からｆ３／Ｎ（Ｎは正の整数）の周波数のクロック
が入力されているので、ＤＦＦ１７の出力のレートはｆ
３／Ｎ＝ｆ２となる。従って、ＤＦＦ１７の出力のスペ
クトラムは、図３（ｄ）に示すものとなる。
一例である。この特性により、ＬＰＦ１６の出力は、図
３（ｂ）の斜線部分が除去された信号となる。ＬＰＦ１
６の出力は、ＤＦＦ１７によりラッチされて端子１９に
出力される。但し、ＤＦＦ１７のＣＫ端子には、分周器
１８からｆ３／Ｎ（Ｎは正の整数）の周波数のクロック
が入力されているので、ＤＦＦ１７の出力のレートはｆ
３／Ｎ＝ｆ２となる。従って、ＤＦＦ１７の出力のスペ
クトラムは、図３（ｄ）に示すものとなる。
【００２５】以上説明した動作により、入力信号ＩＮ
は、サンプリング周波数がｆ１からｆ２＝ｆ３／Ｎにレ
ート変換され、その信号スペクトラムは図３（ａ）から
（ｄ）になる。
は、サンプリング周波数がｆ１からｆ２＝ｆ３／Ｎにレ
ート変換され、その信号スペクトラムは図３（ａ）から
（ｄ）になる。
【００２６】このように、本実施例のクロックレート変
換回路は、単純な回路構成であるにもかかわらず、任意
のクロック周波数比でのレート変換が可能であるので、
使い勝手が非常によい。さらに、このクロックレート変
換回路は、単純なロジック回路により構成できるので、
ＬＳＩ化において、従来のようなＡ／Ｄ変換回路、Ｄ／
Ａ変換回路、アナログのＬＰＦ、入出力の外部ピンが不
要となり、小規模のゲート規模でＬＳＩ化できるので、
より一層の低コスト化、小型化が図れる。
換回路は、単純な回路構成であるにもかかわらず、任意
のクロック周波数比でのレート変換が可能であるので、
使い勝手が非常によい。さらに、このクロックレート変
換回路は、単純なロジック回路により構成できるので、
ＬＳＩ化において、従来のようなＡ／Ｄ変換回路、Ｄ／
Ａ変換回路、アナログのＬＰＦ、入出力の外部ピンが不
要となり、小規模のゲート規模でＬＳＩ化できるので、
より一層の低コスト化、小型化が図れる。
【００２７】次に、このクロックレート変換回路をテレ
ビジョン信号処理回路に用いた場合のレート変換の一例
を示す。色副搬送周波数ｆｓｃ＝３５７９５４５Ｈｚ、
水平同期周波数ｆｈ＝２／４５５＊ｆｓｃ＝１５７３４
Ｈｚであるとし、入力信号のサンプリング周波数ｆ１＝
４＊ｆｓｃ＝１４．３１８ＭＨｚを、ｆ２＝１０２４＊
ｆｈ＝１６. １１２ＭＨｚにレート変換する場合、以下
のようになる。
ビジョン信号処理回路に用いた場合のレート変換の一例
を示す。色副搬送周波数ｆｓｃ＝３５７９５４５Ｈｚ、
水平同期周波数ｆｈ＝２／４５５＊ｆｓｃ＝１５７３４
Ｈｚであるとし、入力信号のサンプリング周波数ｆ１＝
４＊ｆｓｃ＝１４．３１８ＭＨｚを、ｆ２＝１０２４＊
ｆｈ＝１６. １１２ＭＨｚにレート変換する場合、以下
のようになる。
【００２８】クロックＣＫ３の周波数ｆ３は１／Ｎ分周
器１８でのＮを４とすると、ｆ３＝４＊ｆ２＝６４．４
４８ＭＨｚになる。また、ＬＰＦ１６を９タップのトラ
ンスバーサルフィルタとし、各タップ係数を、（1/64,
4/64, 8/64, 12/64, 14/64,12/64, 8/64, 4/64, 1/64
）とすると、このＬＰＦ１６の周波数特性は、図３
（ｃ）に示す特性となる。周波数０の時の振幅に対し振
幅が１／２以上となる帯域は、約６．４ＭＨｚになる。
従って、ｆ２＝１６．１１２ＭＨｚにレート変換された
信号のスペクトルは、帯域約６ＭＨｚの図３（ｄ）に示
すスペクトルとなる。
器１８でのＮを４とすると、ｆ３＝４＊ｆ２＝６４．４
４８ＭＨｚになる。また、ＬＰＦ１６を９タップのトラ
ンスバーサルフィルタとし、各タップ係数を、（1/64,
4/64, 8/64, 12/64, 14/64,12/64, 8/64, 4/64, 1/64
）とすると、このＬＰＦ１６の周波数特性は、図３
（ｃ）に示す特性となる。周波数０の時の振幅に対し振
幅が１／２以上となる帯域は、約６．４ＭＨｚになる。
従って、ｆ２＝１６．１１２ＭＨｚにレート変換された
信号のスペクトルは、帯域約６ＭＨｚの図３（ｄ）に示
すスペクトルとなる。
【００２９】なお、本実施例では、第１、第２の論理回
路、及び１／Ｎ間引き回路にＤＦＦを用いたが、もちろ
ん信号をラッチできる他の論理回路を用いてもよい。
路、及び１／Ｎ間引き回路にＤＦＦを用いたが、もちろ
ん信号をラッチできる他の論理回路を用いてもよい。
【００３０】
【発明の効果】以上の通り、本発明のクロックレート変
換回路は、単純な回路構成であるにもかかわらず、任意
のクロック周波数比でのレート変換が可能であるので、
使い勝手が非常によい。さらに、このクロックレート変
換回路は、単純なロジック回路により構成できるので、
ＬＳＩ化において、従来のようなＡ／Ｄ変換回路、Ｄ／
Ａ変換回路、アナログのＬＰＦ、入出力の外部ピンが不
要となり、小規模のゲート規模でＬＳＩ化できるので、
より一層の低コスト化、小型化が図れる。
換回路は、単純な回路構成であるにもかかわらず、任意
のクロック周波数比でのレート変換が可能であるので、
使い勝手が非常によい。さらに、このクロックレート変
換回路は、単純なロジック回路により構成できるので、
ＬＳＩ化において、従来のようなＡ／Ｄ変換回路、Ｄ／
Ａ変換回路、アナログのＬＰＦ、入出力の外部ピンが不
要となり、小規模のゲート規模でＬＳＩ化できるので、
より一層の低コスト化、小型化が図れる。
【図１】一実施例の構成を示す図である。
【図２】実施例の動作タイミング図である。
【図３】実施例における信号スペクトラムを示す図であ
る。
る。
【図４】第１従来例を説明するための図である。
【図５】第２従来例を示す図である。
１２〜１５，１７ ＤＦＦ（Ｄフリップフロップ） １６ ＬＰＦ １８ １／Ｎ分周器
Claims (1)
- 【請求項１】第１のクロックにより標本化された入力信
号を、第２のクロックのレートの信号にレート変換する
クロックレート変換回路であって、 前記第２のクロックの周波数の正の整数倍（Ｎ倍）の周
波数を有する第３のクロックにより、前記第１のクロッ
クをラッチする第１の論理回路と、 前記第１の論理回路の出力をクロックとして、前記入力
信号をラッチする第２の論理回路と、 前記第２の論理回路の出力が供給される、前記第３のク
ロックで動作するローパスフィルタと、 前記第３のクロックが供給され、前記ローパスフィルタ
の出力を１／Ｎに間引いて、前記第２のクロックのレー
トの信号を出力する１／Ｎ間引き回路とより構成したこ
とを特徴とするクロックレート変換回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22732694A JP3146878B2 (ja) | 1994-08-29 | 1994-08-29 | クロックレート変換回路 |
Applications Claiming Priority (1)
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| JP22732694A JP3146878B2 (ja) | 1994-08-29 | 1994-08-29 | クロックレート変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870235A true JPH0870235A (ja) | 1996-03-12 |
| JP3146878B2 JP3146878B2 (ja) | 2001-03-19 |
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ID=16859062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22732694A Expired - Fee Related JP3146878B2 (ja) | 1994-08-29 | 1994-08-29 | クロックレート変換回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3146878B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7315591B2 (en) | 2003-01-29 | 2008-01-01 | Sony Corporation | Reproduced signal waveform processing apparatus |
| JP2010212779A (ja) * | 2009-03-06 | 2010-09-24 | Fujitsu Telecom Networks Ltd | サンプリング周波数変換装置 |
-
1994
- 1994-08-29 JP JP22732694A patent/JP3146878B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7315591B2 (en) | 2003-01-29 | 2008-01-01 | Sony Corporation | Reproduced signal waveform processing apparatus |
| JP2010212779A (ja) * | 2009-03-06 | 2010-09-24 | Fujitsu Telecom Networks Ltd | サンプリング周波数変換装置 |
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|---|---|
| JP3146878B2 (ja) | 2001-03-19 |
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