JPH07225630A - シーケンス機能付き任意波形発生器 - Google Patents
シーケンス機能付き任意波形発生器Info
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- JPH07225630A JPH07225630A JP1729194A JP1729194A JPH07225630A JP H07225630 A JPH07225630 A JP H07225630A JP 1729194 A JP1729194 A JP 1729194A JP 1729194 A JP1729194 A JP 1729194A JP H07225630 A JPH07225630 A JP H07225630A
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- Japan
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- output
- memory
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Abstract
(57)【要約】
【目的】少ないメモリ容量で複数種の波形を連続的に切
り換えて出力すると共に、同一波形の繰り返し出力も可
能な任意波形発生器を実現する。 【構成】ＤＤＳ方式により任意波形を発生する任意波形
発生器において、波形メモリを複数ブロックに分割して
各ブロックにはあらかじめ波形データをそれぞれ格納
し、加算器を分割ブロックの波形を１サイクル分読み出
すごとにキャリー信号が発生するように構成し、各分割
ブロックの波形繰り返し出力回数が記憶されたシーケン
スメモリと、このシーケンスメモリの波形繰り返し出力
回数と前記加算器のキャリー信号および前記クロックに
基づき分割ブロック切り替え用の信号を得るシーケンス
ブロックを具備し、分割ブロックの各波形が順次連続的
に出力される共に、各波形はシーケンスメモリに設定さ
れた波形繰り返し出力回数に応じて出力されるように構
成する。
り換えて出力すると共に、同一波形の繰り返し出力も可
能な任意波形発生器を実現する。 【構成】ＤＤＳ方式により任意波形を発生する任意波形
発生器において、波形メモリを複数ブロックに分割して
各ブロックにはあらかじめ波形データをそれぞれ格納
し、加算器を分割ブロックの波形を１サイクル分読み出
すごとにキャリー信号が発生するように構成し、各分割
ブロックの波形繰り返し出力回数が記憶されたシーケン
スメモリと、このシーケンスメモリの波形繰り返し出力
回数と前記加算器のキャリー信号および前記クロックに
基づき分割ブロック切り替え用の信号を得るシーケンス
ブロックを具備し、分割ブロックの各波形が順次連続的
に出力される共に、各波形はシーケンスメモリに設定さ
れた波形繰り返し出力回数に応じて出力されるように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイレクトデジタルシ
ンセサイザ方式による波形発生器に関し、詳しくは複数
の相異なる波形を連続的に切り換え出力するための改善
に関するものである。
ンセサイザ方式による波形発生器に関し、詳しくは複数
の相異なる波形を連続的に切り換え出力するための改善
に関するものである。
【０００２】
【従来の技術】従来よりダイレクトデジタルシンセサイ
ザ方式（以下ＤＤＳ方式という）により任意の波形を発
生する任意波形発生器がある。図３はＤＤＳ方式による
波形発生器の一例を示す構成図である。
ザ方式（以下ＤＤＳ方式という）により任意の波形を発
生する任意波形発生器がある。図３はＤＤＳ方式による
波形発生器の一例を示す構成図である。
【０００３】図３において、位相演算器１０は、加算器
１１とラッチ回路１２により構成され、波形メモリ２０
に対するアドレスをクロックＣＬＫに同期して出力す
る。位相演算器１０の加算器１１には出力波形の周波数
を決定する周波数設定データＮが入力され、ラッチ回路
１２の出力と加算される。最初、ラッチ回路１２の出力
が０であれば、加算器１１の出力はＮを出力する。ラッ
チ回路１２はクロックＣＬＫに同期してＮを出力する。
このＮが波形メモリ２０に対するアドレスになる。次
に、ラッチ回路１２の出力Ｎは加算器１１の片方に入力
され、加算器１１は２Ｎを出力する。ラッチ回路１２は
次のクロックＣＬＫに同期して２Ｎを出力する。以降同
様な動作により位相演算器１０からは、クロックに同期
して３Ｎ，４Ｎ，５Ｎ，．．．が出力される。
１１とラッチ回路１２により構成され、波形メモリ２０
に対するアドレスをクロックＣＬＫに同期して出力す
る。位相演算器１０の加算器１１には出力波形の周波数
を決定する周波数設定データＮが入力され、ラッチ回路
１２の出力と加算される。最初、ラッチ回路１２の出力
が０であれば、加算器１１の出力はＮを出力する。ラッ
チ回路１２はクロックＣＬＫに同期してＮを出力する。
このＮが波形メモリ２０に対するアドレスになる。次
に、ラッチ回路１２の出力Ｎは加算器１１の片方に入力
され、加算器１１は２Ｎを出力する。ラッチ回路１２は
次のクロックＣＬＫに同期して２Ｎを出力する。以降同
様な動作により位相演算器１０からは、クロックに同期
して３Ｎ，４Ｎ，５Ｎ，．．．が出力される。
【０００４】波形メモリ２０からは上記のように順次指
定されるアドレスの内容（波形データ）が出力され、デ
ジタル・アナログ変換器（以下ＤＡ変換器という）３０
はこれをアナログ変換する。ＤＡ変換器で順次アナログ
化された信号は次段のローパスフィルタ４０に入力され
高周波成分が除去される。
定されるアドレスの内容（波形データ）が出力され、デ
ジタル・アナログ変換器（以下ＤＡ変換器という）３０
はこれをアナログ変換する。ＤＡ変換器で順次アナログ
化された信号は次段のローパスフィルタ４０に入力され
高周波成分が除去される。
【０００５】なお、前記Ｎを値を変えることにより出力
周波数を変えることができ、また波形メモリ２０に格納
する波形データを変えることにより出力波形を任意に変
えることができる。
周波数を変えることができ、また波形メモリ２０に格納
する波形データを変えることにより出力波形を任意に変
えることができる。
【０００６】
【発明が解決しようとする課題】ところで、このような
従来の任意波形発生器では、波形メモリ２０には通常１
種類の波形データしか格納しておらず、複数種類の波形
を連続的に出力することができないという問題があっ
た。なお、波形メモリ２０にあらかじめ複数種の波形を
連続的に格納しておけばその問題を解決することはでき
るが、同一波形を繰り返し出力する態様を含むような場
合には波形メモリが膨大になるという欠点がある。
従来の任意波形発生器では、波形メモリ２０には通常１
種類の波形データしか格納しておらず、複数種類の波形
を連続的に出力することができないという問題があっ
た。なお、波形メモリ２０にあらかじめ複数種の波形を
連続的に格納しておけばその問題を解決することはでき
るが、同一波形を繰り返し出力する態様を含むような場
合には波形メモリが膨大になるという欠点がある。
【０００７】本発明の目的は、このような点に鑑みて、
複数種の波形を連続的に切り換えて出力できると共に、
同一波形を繰り返し出力する態様があっても波形メモリ
の増大を招かないようなシーケンス機能付き任意波形発
生器を提供することにある。
複数種の波形を連続的に切り換えて出力できると共に、
同一波形を繰り返し出力する態様があっても波形メモリ
の増大を招かないようなシーケンス機能付き任意波形発
生器を提供することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明では、加算器とラッチ回路を備え位相演
算器と、波形メモリとローパスフィルタより成り、ＤＤ
Ｓ方式により任意波形を発生する任意波形発生器におい
て、前記波形メモリを複数ブロックに分割して各ブロッ
クにはあらかじめ波形データをそれぞれ格納し、前記加
算器を、前記分割ブロックの波形を１サイクル分読み出
すごとにキャリー信号が発生するように構成し、各分割
ブロックの波形繰り返し出力回数が記憶されたシーケン
スメモリと、このシーケンスメモリの波形繰り返し出力
回数と前記加算器のキャリー信号および前記クロックに
基づき分割ブロック切り替え用の信号を得るシーケンス
ブロックを具備し、分割ブロックの各波形が順次連続的
に出力される共に、各波形はシーケンスメモリに設定さ
れた波形繰り返し出力回数に応じて出力されるように構
成したことを特徴とする。
るために本発明では、加算器とラッチ回路を備え位相演
算器と、波形メモリとローパスフィルタより成り、ＤＤ
Ｓ方式により任意波形を発生する任意波形発生器におい
て、前記波形メモリを複数ブロックに分割して各ブロッ
クにはあらかじめ波形データをそれぞれ格納し、前記加
算器を、前記分割ブロックの波形を１サイクル分読み出
すごとにキャリー信号が発生するように構成し、各分割
ブロックの波形繰り返し出力回数が記憶されたシーケン
スメモリと、このシーケンスメモリの波形繰り返し出力
回数と前記加算器のキャリー信号および前記クロックに
基づき分割ブロック切り替え用の信号を得るシーケンス
ブロックを具備し、分割ブロックの各波形が順次連続的
に出力される共に、各波形はシーケンスメモリに設定さ
れた波形繰り返し出力回数に応じて出力されるように構
成したことを特徴とする。
【０００９】
【作用】波形メモリを複数のブロックに分割し、各ブロ
ックに基本となる波形データを格納しておく。また、シ
ーケンスメモリには各ブロックの波形の繰り返し出力回
数をあらかじめ設定しておく。位相演算器の加算器から
は各ブロックの波形を１サイクル読み出すごとにキャリ
ー信号が発生する。シーケンスブロックでは、このキャ
リー信号の回数をカウントすると共に、このカウント値
がシーケンスメモリに設定の波形繰り返し出力回数に達
するとボロー信号を発生し、このボロー信号のカウント
により分割ブロック切り替え信号を得る。この分割ブロ
ック切り替え信号によって波形メモリの分割ブロックを
切り替えることにより、複数種の波形を順次連続的に発
生させることができる。
ックに基本となる波形データを格納しておく。また、シ
ーケンスメモリには各ブロックの波形の繰り返し出力回
数をあらかじめ設定しておく。位相演算器の加算器から
は各ブロックの波形を１サイクル読み出すごとにキャリ
ー信号が発生する。シーケンスブロックでは、このキャ
リー信号の回数をカウントすると共に、このカウント値
がシーケンスメモリに設定の波形繰り返し出力回数に達
するとボロー信号を発生し、このボロー信号のカウント
により分割ブロック切り替え信号を得る。この分割ブロ
ック切り替え信号によって波形メモリの分割ブロックを
切り替えることにより、複数種の波形を順次連続的に発
生させることができる。
【００１０】
【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係るシーケンス機能付き任意波形発生器
の一実施例を示す構成図である。なお、図３と同等部分
には同一符号を付し、その部分の説明は省略する。
図１は本発明に係るシーケンス機能付き任意波形発生器
の一実施例を示す構成図である。なお、図３と同等部分
には同一符号を付し、その部分の説明は省略する。
【００１１】図において、２０ａは波形メモリであり、
メモリ領域を複数個のブロックに分割し、各ブロックに
は互いに異なる波形データwave1,wave2,...wave8を格納
している。各ブロックの波形データは通常１サイクル分
である。なお、ここでは波形メモリを８ブロックに分割
し、波形メモリに対するアドレスの上位３ビット（分割
ブロック切り替え用信号という）でブロックの切り替え
ができるようになっている。
メモリ領域を複数個のブロックに分割し、各ブロックに
は互いに異なる波形データwave1,wave2,...wave8を格納
している。各ブロックの波形データは通常１サイクル分
である。なお、ここでは波形メモリを８ブロックに分割
し、波形メモリに対するアドレスの上位３ビット（分割
ブロック切り替え用信号という）でブロックの切り替え
ができるようになっている。
【００１２】５０はシーケンサブロックであり、クロッ
クＣＬＫと加算器１１でのキャリー出力に基づいて前記
３ビットの分割ブロック切り替え用信号を発生する。な
お、キャリー信号は加算器の桁あふれの信号であるが、
加算器のフルスケール値と各分割ブロックのアドレスの
最大値とが対応していて、最大アドレスを越すごとにキ
ャリー信号が発生する。６０はシーケンスメモリであ
り、波形繰り返し出力回数のテーブルを持ち、ここに前
記分割ブロックと当該ブロックの波形の出力回数の対応
関係をあらかじめ記憶しておく。
クＣＬＫと加算器１１でのキャリー出力に基づいて前記
３ビットの分割ブロック切り替え用信号を発生する。な
お、キャリー信号は加算器の桁あふれの信号であるが、
加算器のフルスケール値と各分割ブロックのアドレスの
最大値とが対応していて、最大アドレスを越すごとにキ
ャリー信号が発生する。６０はシーケンスメモリであ
り、波形繰り返し出力回数のテーブルを持ち、ここに前
記分割ブロックと当該ブロックの波形の出力回数の対応
関係をあらかじめ記憶しておく。
【００１３】シーケンサブロック５０において、５１は
第１のダウンカウンタ、５２はラッチ、５３はゲート、
５４はアップカウンタ、５５は第２のダウンカウンタで
ある。第１のダウンカウンタ５１はシーケンスメモリ６
０からのデータをプリセットデータとし加算器１１のキ
ャリーが入力されるごとに１ずつダウンカウントする。
なお、プリセットデータはラッチ５２の出力がＨＩＧＨ
レベル（ＨＩＧＨレベルを以下Ｈレベルと略す）になる
とロードされる。ダウンカウンタ５１の値が零になると
ボロー（borrow）信号が出る。このボロー信号はラッチ
５２、アップカウンタ５４、ゲート５３、第２のダウン
カウンタ５５に同時に与えられる。
第１のダウンカウンタ、５２はラッチ、５３はゲート、
５４はアップカウンタ、５５は第２のダウンカウンタで
ある。第１のダウンカウンタ５１はシーケンスメモリ６
０からのデータをプリセットデータとし加算器１１のキ
ャリーが入力されるごとに１ずつダウンカウントする。
なお、プリセットデータはラッチ５２の出力がＨＩＧＨ
レベル（ＨＩＧＨレベルを以下Ｈレベルと略す）になる
とロードされる。ダウンカウンタ５１の値が零になると
ボロー（borrow）信号が出る。このボロー信号はラッチ
５２、アップカウンタ５４、ゲート５３、第２のダウン
カウンタ５５に同時に与えられる。
【００１４】ラッチ５２はエッジトリガ型のフリップフ
ロップであり、Ｄ入力端には前記ボロー信号が加えら
れ、クロック入力端にはクロックＣＬＫが入力されてい
る。アップカウンタ５４は、イネーブル（enable）信号
がＨレベルのときクロックＣＬＫ入力ごとに１ずつアッ
プカウントし、クリア（clear ）信号が入力されると零
リセットされる。イネーブル信号には前記第１のダウン
カウンタ５１のボロー信号が使われ、クリア信号にはゲ
ート５３の出力信号が使われる。
ロップであり、Ｄ入力端には前記ボロー信号が加えら
れ、クロック入力端にはクロックＣＬＫが入力されてい
る。アップカウンタ５４は、イネーブル（enable）信号
がＨレベルのときクロックＣＬＫ入力ごとに１ずつアッ
プカウントし、クリア（clear ）信号が入力されると零
リセットされる。イネーブル信号には前記第１のダウン
カウンタ５１のボロー信号が使われ、クリア信号にはゲ
ート５３の出力信号が使われる。
【００１５】第２のダウンカウンタ５５は、プリセット
データＭがロードされ、イネーブル信号がＨレベルのと
きクロックＣＬＫ入力ごとに１ずつダウンカウントす
る。イネーブル信号には前記ボロー信号が利用され、ロ
ード信号には前記ゲート５３の出力信号が使われる。プ
リセットデータＭは出力する波形種類数より１少ない値
である。第２のダウンカウンタ５５のカウント値が負に
なるとボロー信号が出る。このボロー信号はゲート５３
に入力される。ゲート５３の他の入力端には第１のダウ
ンカウンタ５１のボロー信号が入力される。
データＭがロードされ、イネーブル信号がＨレベルのと
きクロックＣＬＫ入力ごとに１ずつダウンカウントす
る。イネーブル信号には前記ボロー信号が利用され、ロ
ード信号には前記ゲート５３の出力信号が使われる。プ
リセットデータＭは出力する波形種類数より１少ない値
である。第２のダウンカウンタ５５のカウント値が負に
なるとボロー信号が出る。このボロー信号はゲート５３
に入力される。ゲート５３の他の入力端には第１のダウ
ンカウンタ５１のボロー信号が入力される。
【００１６】このような構成における動作を図２のタイ
ムチャートを参照して次に説明する。なお、図２のク
ロックＣＬＫは立ち上がりエッジのみ強調して示してあ
る。また、図１と図２の丸囲みの数字（、
、．．．）は互いに対応する。波形発生態様として
は、波形メモリ２０ａの第１ブロックの波形を３回繰り
返し、次に第２ブロック２０２の波形を１回、続いて第
３ブロック２０３（図示せず）の波形を４回、それぞれ
連続的に出力する場合を例に採る。したがって、この場
合シーケンスメモリ６０のアドレス０には３、アドレス
１には１、アドレス２には４をあらかじめ記憶してお
く。
ムチャートを参照して次に説明する。なお、図２のク
ロックＣＬＫは立ち上がりエッジのみ強調して示してあ
る。また、図１と図２の丸囲みの数字（、
、．．．）は互いに対応する。波形発生態様として
は、波形メモリ２０ａの第１ブロックの波形を３回繰り
返し、次に第２ブロック２０２の波形を１回、続いて第
３ブロック２０３（図示せず）の波形を４回、それぞれ
連続的に出力する場合を例に採る。したがって、この場
合シーケンスメモリ６０のアドレス０には３、アドレス
１には１、アドレス２には４をあらかじめ記憶してお
く。
【００１７】初期状態ではアップカウンタ５４の出力
が０であるため波形メモリ２０ａの第１のブロック２０
１がアドレスされていて、位相演算器１０の出力アドレ
スに応じてブロック２０１内の波形データが順次読み出
され、ＤＡ変換器３０およびローパスフィルタ４０を経
由しアナログ波形として出力される。
が０であるため波形メモリ２０ａの第１のブロック２０
１がアドレスされていて、位相演算器１０の出力アドレ
スに応じてブロック２０１内の波形データが順次読み出
され、ＤＡ変換器３０およびローパスフィルタ４０を経
由しアナログ波形として出力される。
【００１８】他方第１のダウンカウンタ５１にはシーケ
ンスメモリ６０の出力値「３」がロードされていて、加
算器１１からのキャリーが発生するごとに１ずつダウ
ンカウントしてゆく。図２に示すようにボロー信号が
発生するまでに加算器１１からはキャリーが３回発生
する。なお、加算器１１はオーバーフローするとキャリ
ーを発生するが、再び初期値に戻り、循環的に加算動作
を続ける。キャリーが３回発生する間に第１ブロック２
０１の波形は３回繰り返し発生する。
ンスメモリ６０の出力値「３」がロードされていて、加
算器１１からのキャリーが発生するごとに１ずつダウ
ンカウントしてゆく。図２に示すようにボロー信号が
発生するまでに加算器１１からはキャリーが３回発生
する。なお、加算器１１はオーバーフローするとキャリ
ーを発生するが、再び初期値に戻り、循環的に加算動作
を続ける。キャリーが３回発生する間に第１ブロック２
０１の波形は３回繰り返し発生する。
【００１９】さて、図２に示すように最初のボロー信
号ｂ1 がダウンカウンタ５１より発生すると、その直後
のクロックＣＬＫの立ち上がりエッジでアップカウンタ
５４の出力（分割ブロック切り替え用信号）は「１」と
なる。これにより第２ブロック２０２が選択される。同
時に、位相演算器１０から最初のアドレスが発生し、第
２ブロック２０２の最初のアドレスの波形データが読み
出される。以下クロックＣＬＫごとに順次波形データが
読み出され、ローパスフィルタ４０の出力端には第２ブ
ロックの波形が出力される。なおこの場合、アップカウ
ンタ５４の出力が「１」になることによりシーケンス
メモリ６０からは「１」が出力され、第１のダウンカウ
ンタ５１に加えられる。またラッチ５２ではボロー信号
をラッチし図２のに示すパルスを発生する。このパル
スが第１のダウンカウンタ５１のロード信号となり、上
記シーケンスメモリ６０からの値「１」がダウンカウン
タ５１にロードされる。
号ｂ1 がダウンカウンタ５１より発生すると、その直後
のクロックＣＬＫの立ち上がりエッジでアップカウンタ
５４の出力（分割ブロック切り替え用信号）は「１」と
なる。これにより第２ブロック２０２が選択される。同
時に、位相演算器１０から最初のアドレスが発生し、第
２ブロック２０２の最初のアドレスの波形データが読み
出される。以下クロックＣＬＫごとに順次波形データが
読み出され、ローパスフィルタ４０の出力端には第２ブ
ロックの波形が出力される。なおこの場合、アップカウ
ンタ５４の出力が「１」になることによりシーケンス
メモリ６０からは「１」が出力され、第１のダウンカウ
ンタ５１に加えられる。またラッチ５２ではボロー信号
をラッチし図２のに示すパルスを発生する。このパル
スが第１のダウンカウンタ５１のロード信号となり、上
記シーケンスメモリ６０からの値「１」がダウンカウン
タ５１にロードされる。
【００２０】ダウンカウンタ５１のプリセットデータが
「１」であるので、加算器１１よりキャリーが１回発生
すると、のボロー信号ｂ2 が発生し、その直後のクロ
ックＣＬＫの立ち上がりエッジでアップカウンタ５４の
カウント値は「２」となる。この値「２」により波形メ
モリ２０ａの第３のブロック（図示せず）が選択され
る。なお、上記第２のブロック２０２の波形読み出しが
１回のキャリー発生で終了するので、第２のブロック２
０２の波形の繰り返し数は１回である。
「１」であるので、加算器１１よりキャリーが１回発生
すると、のボロー信号ｂ2 が発生し、その直後のクロ
ックＣＬＫの立ち上がりエッジでアップカウンタ５４の
カウント値は「２」となる。この値「２」により波形メ
モリ２０ａの第３のブロック（図示せず）が選択され
る。なお、上記第２のブロック２０２の波形読み出しが
１回のキャリー発生で終了するので、第２のブロック２
０２の波形の繰り返し数は１回である。
【００２１】アップカウンタ５４のカウント値が「２」
となることにより、シーケンスメモリ６０の出力は
「４」となり、これが第１のダウンカウンタ５１にロー
ドされる。ロードはラッチ５２の出力に従う。他方、
第２のダウンカウンタ５５においては図２のようにボロ
ー信号が発生する（Ｈレベルとなる）。その後加算器
１１からキャリー信号を４回受けると第１のダウンカウ
ンタ５１は図２のに示すようにボローｂ3 を発生す
る。このときゲート５３からは図２に示すようにクリア
信号が発生し、これによりアップカウンタ５４は零リ
セットされる。これに基づき回路は初期状態に戻る。
となることにより、シーケンスメモリ６０の出力は
「４」となり、これが第１のダウンカウンタ５１にロー
ドされる。ロードはラッチ５２の出力に従う。他方、
第２のダウンカウンタ５５においては図２のようにボロ
ー信号が発生する（Ｈレベルとなる）。その後加算器
１１からキャリー信号を４回受けると第１のダウンカウ
ンタ５１は図２のに示すようにボローｂ3 を発生す
る。このときゲート５３からは図２に示すようにクリア
信号が発生し、これによりアップカウンタ５４は零リ
セットされる。これに基づき回路は初期状態に戻る。
【００２２】以上のような動作により、第１のブロック
２０１に格納された波形を３回、第２のブロックに格納
された波形を１回、第３のブロックに格納された波形を
４回、連続的に出力することができる。
２０１に格納された波形を３回、第２のブロックに格納
された波形を１回、第３のブロックに格納された波形を
４回、連続的に出力することができる。
【００２３】なお、本発明は実施例に限定されず、本発
明の趣旨を逸脱しない範囲において適宜変更し得ること
は勿論である。例えば、波形メモリを８ブロックに分割
したが、これ以上の分割であっても何ら差し支えない。
ただし分割数に応じて、アップカウンタの出力のビット
数やシーケンスメモリの波形繰り返し出力回数テーブル
を変更する必要がある。また、波形メモリの各ブロック
に保存された波形は必ずしも互いに異なる種類である必
要はない。同種の波形データが保存されていても何ら差
し支えない。
明の趣旨を逸脱しない範囲において適宜変更し得ること
は勿論である。例えば、波形メモリを８ブロックに分割
したが、これ以上の分割であっても何ら差し支えない。
ただし分割数に応じて、アップカウンタの出力のビット
数やシーケンスメモリの波形繰り返し出力回数テーブル
を変更する必要がある。また、波形メモリの各ブロック
に保存された波形は必ずしも互いに異なる種類である必
要はない。同種の波形データが保存されていても何ら差
し支えない。
【００２４】
【発明の効果】以上説明したように本発明によれば、複
数の異なる種類の波形を連続的に切り換えて出力できる
と共に、同一波形の複数回繰り返し出力のある場合でも
波形メモリの増大を招かない波形発生器を実現でき、実
用に供してその効果は大きい。
数の異なる種類の波形を連続的に切り換えて出力できる
と共に、同一波形の複数回繰り返し出力のある場合でも
波形メモリの増大を招かない波形発生器を実現でき、実
用に供してその効果は大きい。
【図１】本発明に係るシーケンス機能付き任意波形発生
器の一実施例を示す構成図である。
器の一実施例を示す構成図である。
【図２】動作を説明するためのタイムチャートである。
【図３】ＤＤＳ方式による波形発生器の一例を示す構成
図である。
図である。
１０ 位相演算器 １１ 加算器 １２ ラッチ回路 ２０ａ 波形メモリ ３０ ＤＡ変換器 ４０ ローパスフィルタ ５０ シーケンスブロック ５１ 第１のダウンカウンタ ５２ ラッチ ５３ ゲート ５４ アップカウンタ ５５ 第２のダウンカウンタ ６０ シーケンスメモリ
Claims (1)
- 【請求項１】波形データが格納された波形メモリと、加
算器とこの加算器の出力をクロックに同期してラッチす
るラッチ回路を備え前記加算器で周波数設定データとラ
ッチ回路の出力を加算することにより周波数設定データ
の整数倍の値を前記波形メモリに対するアドレスとして
前記ラッチ回路より発生する位相演算器と、前記波形メ
モリより順次に読み出される波形データをアナログ変換
し、そのアナログ信号の高周波成分を除去する手段より
成り、任意の波形を発生する任意波形発生器において、 前記波形メモリを複数ブロックに分割して各ブロックに
はあらかじめ波形データをそれぞれ格納し、 前記加算器を、前記分割ブロックの波形を１サイクル分
読み出すごとにキャリー信号が発生するように構成し、 各分割ブロックの波形繰り返し出力回数が記憶されたシ
ーケンスメモリと、 このシーケンスメモリの波形繰り返し出力回数と前記加
算器のキャリー信号および前記クロックに基づき分割ブ
ロック切り替え用の信号を得るシーケンスブロックを具
備し、分割ブロックの各波形が順次連続的に出力される
共に、各波形はシーケンスメモリに設定された波形繰り
返し出力回数に応じて出力されるように構成したことを
特徴とするシーケンス機能付き任意波形発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1729194A JPH07225630A (ja) | 1994-02-14 | 1994-02-14 | シーケンス機能付き任意波形発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1729194A JPH07225630A (ja) | 1994-02-14 | 1994-02-14 | シーケンス機能付き任意波形発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07225630A true JPH07225630A (ja) | 1995-08-22 |
Family
ID=11939894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1729194A Pending JPH07225630A (ja) | 1994-02-14 | 1994-02-14 | シーケンス機能付き任意波形発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07225630A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008149675A1 (ja) * | 2007-06-05 | 2008-12-11 | Advantest Corporation | 波形発生装置、波形発生方法およびプログラム |
| JP2014025940A (ja) * | 2012-07-27 | 2014-02-06 | Tektronix Inc | 波形生成回路及び波形生成シーケンス制御方法 |
| JP6173645B1 (ja) * | 2016-04-22 | 2017-08-02 | 三菱電機株式会社 | デジタルアナログ変換装置、制御装置、及び制御システム |
-
1994
- 1994-02-14 JP JP1729194A patent/JPH07225630A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008149675A1 (ja) * | 2007-06-05 | 2008-12-11 | Advantest Corporation | 波形発生装置、波形発生方法およびプログラム |
| JPWO2008149675A1 (ja) * | 2007-06-05 | 2010-08-26 | 株式会社アドバンテスト | 波形発生装置、波形発生方法およびプログラム |
| US7999578B2 (en) | 2007-06-05 | 2011-08-16 | Advantest Corporation | Waveform generation device, waveform generation method, and computer readable medium |
| JP2014025940A (ja) * | 2012-07-27 | 2014-02-06 | Tektronix Inc | 波形生成回路及び波形生成シーケンス制御方法 |
| JP6173645B1 (ja) * | 2016-04-22 | 2017-08-02 | 三菱電機株式会社 | デジタルアナログ変換装置、制御装置、及び制御システム |
| WO2017183192A1 (ja) * | 2016-04-22 | 2017-10-26 | 三菱電機株式会社 | デジタルアナログ変換装置、制御装置、及び制御システム |
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