JPH07225630A - シーケンス機能付き任意波形発生器 - Google Patents

シーケンス機能付き任意波形発生器

Info

Publication number
JPH07225630A
JPH07225630A JP1729194A JP1729194A JPH07225630A JP H07225630 A JPH07225630 A JP H07225630A JP 1729194 A JP1729194 A JP 1729194A JP 1729194 A JP1729194 A JP 1729194A JP H07225630 A JPH07225630 A JP H07225630A
Authority
JP
Japan
Prior art keywords
waveform
output
memory
block
sequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1729194A
Other languages
English (en)
Inventor
Toshihiko Moro
利彦 茂呂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP1729194A priority Critical patent/JPH07225630A/ja
Publication of JPH07225630A publication Critical patent/JPH07225630A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrophonic Musical Instruments (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】少ないメモリ容量で複数種の波形を連続的に切
り換えて出力すると共に、同一波形の繰り返し出力も可
能な任意波形発生器を実現する。 【構成】DDS方式により任意波形を発生する任意波形
発生器において、波形メモリを複数ブロックに分割して
各ブロックにはあらかじめ波形データをそれぞれ格納
し、加算器を分割ブロックの波形を1サイクル分読み出
すごとにキャリー信号が発生するように構成し、各分割
ブロックの波形繰り返し出力回数が記憶されたシーケン
スメモリと、このシーケンスメモリの波形繰り返し出力
回数と前記加算器のキャリー信号および前記クロックに
基づき分割ブロック切り替え用の信号を得るシーケンス
ブロックを具備し、分割ブロックの各波形が順次連続的
に出力される共に、各波形はシーケンスメモリに設定さ
れた波形繰り返し出力回数に応じて出力されるように構
成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ダイレクトデジタルシ
ンセサイザ方式による波形発生器に関し、詳しくは複数
の相異なる波形を連続的に切り換え出力するための改善
に関するものである。
【0002】
【従来の技術】従来よりダイレクトデジタルシンセサイ
ザ方式(以下DDS方式という)により任意の波形を発
生する任意波形発生器がある。図3はDDS方式による
波形発生器の一例を示す構成図である。
【0003】図3において、位相演算器10は、加算器
11とラッチ回路12により構成され、波形メモリ20
に対するアドレスをクロックCLKに同期して出力す
る。位相演算器10の加算器11には出力波形の周波数
を決定する周波数設定データNが入力され、ラッチ回路
12の出力と加算される。最初、ラッチ回路12の出力
が0であれば、加算器11の出力はNを出力する。ラッ
チ回路12はクロックCLKに同期してNを出力する。
このNが波形メモリ20に対するアドレスになる。次
に、ラッチ回路12の出力Nは加算器11の片方に入力
され、加算器11は2Nを出力する。ラッチ回路12は
次のクロックCLKに同期して2Nを出力する。以降同
様な動作により位相演算器10からは、クロックに同期
して3N,4N,5N,...が出力される。
【0004】波形メモリ20からは上記のように順次指
定されるアドレスの内容(波形データ)が出力され、デ
ジタル・アナログ変換器(以下DA変換器という)30
はこれをアナログ変換する。DA変換器で順次アナログ
化された信号は次段のローパスフィルタ40に入力され
高周波成分が除去される。
【0005】なお、前記Nを値を変えることにより出力
周波数を変えることができ、また波形メモリ20に格納
する波形データを変えることにより出力波形を任意に変
えることができる。
【0006】
【発明が解決しようとする課題】ところで、このような
従来の任意波形発生器では、波形メモリ20には通常1
種類の波形データしか格納しておらず、複数種類の波形
を連続的に出力することができないという問題があっ
た。なお、波形メモリ20にあらかじめ複数種の波形を
連続的に格納しておけばその問題を解決することはでき
るが、同一波形を繰り返し出力する態様を含むような場
合には波形メモリが膨大になるという欠点がある。
【0007】本発明の目的は、このような点に鑑みて、
複数種の波形を連続的に切り換えて出力できると共に、
同一波形を繰り返し出力する態様があっても波形メモリ
の増大を招かないようなシーケンス機能付き任意波形発
生器を提供することにある。
【0008】
【課題を解決するための手段】このような目的を達成す
るために本発明では、加算器とラッチ回路を備え位相演
算器と、波形メモリとローパスフィルタより成り、DD
S方式により任意波形を発生する任意波形発生器におい
て、前記波形メモリを複数ブロックに分割して各ブロッ
クにはあらかじめ波形データをそれぞれ格納し、前記加
算器を、前記分割ブロックの波形を1サイクル分読み出
すごとにキャリー信号が発生するように構成し、各分割
ブロックの波形繰り返し出力回数が記憶されたシーケン
スメモリと、このシーケンスメモリの波形繰り返し出力
回数と前記加算器のキャリー信号および前記クロックに
基づき分割ブロック切り替え用の信号を得るシーケンス
ブロックを具備し、分割ブロックの各波形が順次連続的
に出力される共に、各波形はシーケンスメモリに設定さ
れた波形繰り返し出力回数に応じて出力されるように構
成したことを特徴とする。
【0009】
【作用】波形メモリを複数のブロックに分割し、各ブロ
ックに基本となる波形データを格納しておく。また、シ
ーケンスメモリには各ブロックの波形の繰り返し出力回
数をあらかじめ設定しておく。位相演算器の加算器から
は各ブロックの波形を1サイクル読み出すごとにキャリ
ー信号が発生する。シーケンスブロックでは、このキャ
リー信号の回数をカウントすると共に、このカウント値
がシーケンスメモリに設定の波形繰り返し出力回数に達
するとボロー信号を発生し、このボロー信号のカウント
により分割ブロック切り替え信号を得る。この分割ブロ
ック切り替え信号によって波形メモリの分割ブロックを
切り替えることにより、複数種の波形を順次連続的に発
生させることができる。
【0010】
【実施例】以下図面を用いて本発明を詳しく説明する。
図1は本発明に係るシーケンス機能付き任意波形発生器
の一実施例を示す構成図である。なお、図3と同等部分
には同一符号を付し、その部分の説明は省略する。
【0011】図において、20aは波形メモリであり、
メモリ領域を複数個のブロックに分割し、各ブロックに
は互いに異なる波形データwave1,wave2,...wave8を格納
している。各ブロックの波形データは通常1サイクル分
である。なお、ここでは波形メモリを8ブロックに分割
し、波形メモリに対するアドレスの上位3ビット(分割
ブロック切り替え用信号という)でブロックの切り替え
ができるようになっている。
【0012】50はシーケンサブロックであり、クロッ
クCLKと加算器11でのキャリー出力に基づいて前記
3ビットの分割ブロック切り替え用信号を発生する。な
お、キャリー信号は加算器の桁あふれの信号であるが、
加算器のフルスケール値と各分割ブロックのアドレスの
最大値とが対応していて、最大アドレスを越すごとにキ
ャリー信号が発生する。60はシーケンスメモリであ
り、波形繰り返し出力回数のテーブルを持ち、ここに前
記分割ブロックと当該ブロックの波形の出力回数の対応
関係をあらかじめ記憶しておく。
【0013】シーケンサブロック50において、51は
第1のダウンカウンタ、52はラッチ、53はゲート、
54はアップカウンタ、55は第2のダウンカウンタで
ある。第1のダウンカウンタ51はシーケンスメモリ6
0からのデータをプリセットデータとし加算器11のキ
ャリーが入力されるごとに1ずつダウンカウントする。
なお、プリセットデータはラッチ52の出力がHIGH
レベル(HIGHレベルを以下Hレベルと略す)になる
とロードされる。ダウンカウンタ51の値が零になると
ボロー(borrow)信号が出る。このボロー信号はラッチ
52、アップカウンタ54、ゲート53、第2のダウン
カウンタ55に同時に与えられる。
【0014】ラッチ52はエッジトリガ型のフリップフ
ロップであり、D入力端には前記ボロー信号が加えら
れ、クロック入力端にはクロックCLKが入力されてい
る。アップカウンタ54は、イネーブル(enable)信号
がHレベルのときクロックCLK入力ごとに1ずつアッ
プカウントし、クリア(clear )信号が入力されると零
リセットされる。イネーブル信号には前記第1のダウン
カウンタ51のボロー信号が使われ、クリア信号にはゲ
ート53の出力信号が使われる。
【0015】第2のダウンカウンタ55は、プリセット
データMがロードされ、イネーブル信号がHレベルのと
きクロックCLK入力ごとに1ずつダウンカウントす
る。イネーブル信号には前記ボロー信号が利用され、ロ
ード信号には前記ゲート53の出力信号が使われる。プ
リセットデータMは出力する波形種類数より1少ない値
である。第2のダウンカウンタ55のカウント値が負に
なるとボロー信号が出る。このボロー信号はゲート53
に入力される。ゲート53の他の入力端には第1のダウ
ンカウンタ51のボロー信号が入力される。
【0016】このような構成における動作を図2のタイ
ムチャートを参照して次に説明する。なお、図2のク
ロックCLKは立ち上がりエッジのみ強調して示してあ
る。また、図1と図2の丸囲みの数字(、
、...)は互いに対応する。波形発生態様として
は、波形メモリ20aの第1ブロックの波形を3回繰り
返し、次に第2ブロック202の波形を1回、続いて第
3ブロック203(図示せず)の波形を4回、それぞれ
連続的に出力する場合を例に採る。したがって、この場
合シーケンスメモリ60のアドレス0には3、アドレス
1には1、アドレス2には4をあらかじめ記憶してお
く。
【0017】初期状態ではアップカウンタ54の出力
が0であるため波形メモリ20aの第1のブロック20
1がアドレスされていて、位相演算器10の出力アドレ
スに応じてブロック201内の波形データが順次読み出
され、DA変換器30およびローパスフィルタ40を経
由しアナログ波形として出力される。
【0018】他方第1のダウンカウンタ51にはシーケ
ンスメモリ60の出力値「3」がロードされていて、加
算器11からのキャリーが発生するごとに1ずつダウ
ンカウントしてゆく。図2に示すようにボロー信号が
発生するまでに加算器11からはキャリーが3回発生
する。なお、加算器11はオーバーフローするとキャリ
ーを発生するが、再び初期値に戻り、循環的に加算動作
を続ける。キャリーが3回発生する間に第1ブロック2
01の波形は3回繰り返し発生する。
【0019】さて、図2に示すように最初のボロー信
号b1 がダウンカウンタ51より発生すると、その直後
のクロックCLKの立ち上がりエッジでアップカウンタ
54の出力(分割ブロック切り替え用信号)は「1」と
なる。これにより第2ブロック202が選択される。同
時に、位相演算器10から最初のアドレスが発生し、第
2ブロック202の最初のアドレスの波形データが読み
出される。以下クロックCLKごとに順次波形データが
読み出され、ローパスフィルタ40の出力端には第2ブ
ロックの波形が出力される。なおこの場合、アップカウ
ンタ54の出力が「1」になることによりシーケンス
メモリ60からは「1」が出力され、第1のダウンカウ
ンタ51に加えられる。またラッチ52ではボロー信号
をラッチし図2のに示すパルスを発生する。このパル
スが第1のダウンカウンタ51のロード信号となり、上
記シーケンスメモリ60からの値「1」がダウンカウン
タ51にロードされる。
【0020】ダウンカウンタ51のプリセットデータが
「1」であるので、加算器11よりキャリーが1回発生
すると、のボロー信号b2 が発生し、その直後のクロ
ックCLKの立ち上がりエッジでアップカウンタ54の
カウント値は「2」となる。この値「2」により波形メ
モリ20aの第3のブロック(図示せず)が選択され
る。なお、上記第2のブロック202の波形読み出しが
1回のキャリー発生で終了するので、第2のブロック2
02の波形の繰り返し数は1回である。
【0021】アップカウンタ54のカウント値が「2」
となることにより、シーケンスメモリ60の出力は
「4」となり、これが第1のダウンカウンタ51にロー
ドされる。ロードはラッチ52の出力に従う。他方、
第2のダウンカウンタ55においては図2のようにボロ
ー信号が発生する(Hレベルとなる)。その後加算器
11からキャリー信号を4回受けると第1のダウンカウ
ンタ51は図2のに示すようにボローb3 を発生す
る。このときゲート53からは図2に示すようにクリア
信号が発生し、これによりアップカウンタ54は零リ
セットされる。これに基づき回路は初期状態に戻る。
【0022】以上のような動作により、第1のブロック
201に格納された波形を3回、第2のブロックに格納
された波形を1回、第3のブロックに格納された波形を
4回、連続的に出力することができる。
【0023】なお、本発明は実施例に限定されず、本発
明の趣旨を逸脱しない範囲において適宜変更し得ること
は勿論である。例えば、波形メモリを8ブロックに分割
したが、これ以上の分割であっても何ら差し支えない。
ただし分割数に応じて、アップカウンタの出力のビット
数やシーケンスメモリの波形繰り返し出力回数テーブル
を変更する必要がある。また、波形メモリの各ブロック
に保存された波形は必ずしも互いに異なる種類である必
要はない。同種の波形データが保存されていても何ら差
し支えない。
【0024】
【発明の効果】以上説明したように本発明によれば、複
数の異なる種類の波形を連続的に切り換えて出力できる
と共に、同一波形の複数回繰り返し出力のある場合でも
波形メモリの増大を招かない波形発生器を実現でき、実
用に供してその効果は大きい。
【図面の簡単な説明】
【図1】本発明に係るシーケンス機能付き任意波形発生
器の一実施例を示す構成図である。
【図2】動作を説明するためのタイムチャートである。
【図3】DDS方式による波形発生器の一例を示す構成
図である。
【符号の説明】
10 位相演算器 11 加算器 12 ラッチ回路 20a 波形メモリ 30 DA変換器 40 ローパスフィルタ 50 シーケンスブロック 51 第1のダウンカウンタ 52 ラッチ 53 ゲート 54 アップカウンタ 55 第2のダウンカウンタ 60 シーケンスメモリ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】波形データが格納された波形メモリと、加
    算器とこの加算器の出力をクロックに同期してラッチす
    るラッチ回路を備え前記加算器で周波数設定データとラ
    ッチ回路の出力を加算することにより周波数設定データ
    の整数倍の値を前記波形メモリに対するアドレスとして
    前記ラッチ回路より発生する位相演算器と、前記波形メ
    モリより順次に読み出される波形データをアナログ変換
    し、そのアナログ信号の高周波成分を除去する手段より
    成り、任意の波形を発生する任意波形発生器において、 前記波形メモリを複数ブロックに分割して各ブロックに
    はあらかじめ波形データをそれぞれ格納し、 前記加算器を、前記分割ブロックの波形を1サイクル分
    読み出すごとにキャリー信号が発生するように構成し、 各分割ブロックの波形繰り返し出力回数が記憶されたシ
    ーケンスメモリと、 このシーケンスメモリの波形繰り返し出力回数と前記加
    算器のキャリー信号および前記クロックに基づき分割ブ
    ロック切り替え用の信号を得るシーケンスブロックを具
    備し、分割ブロックの各波形が順次連続的に出力される
    共に、各波形はシーケンスメモリに設定された波形繰り
    返し出力回数に応じて出力されるように構成したことを
    特徴とするシーケンス機能付き任意波形発生器。
JP1729194A 1994-02-14 1994-02-14 シーケンス機能付き任意波形発生器 Pending JPH07225630A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1729194A JPH07225630A (ja) 1994-02-14 1994-02-14 シーケンス機能付き任意波形発生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1729194A JPH07225630A (ja) 1994-02-14 1994-02-14 シーケンス機能付き任意波形発生器

Publications (1)

Publication Number Publication Date
JPH07225630A true JPH07225630A (ja) 1995-08-22

Family

ID=11939894

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1729194A Pending JPH07225630A (ja) 1994-02-14 1994-02-14 シーケンス機能付き任意波形発生器

Country Status (1)

Country Link
JP (1) JPH07225630A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008149675A1 (ja) * 2007-06-05 2008-12-11 Advantest Corporation 波形発生装置、波形発生方法およびプログラム
JP2014025940A (ja) * 2012-07-27 2014-02-06 Tektronix Inc 波形生成回路及び波形生成シーケンス制御方法
JP6173645B1 (ja) * 2016-04-22 2017-08-02 三菱電機株式会社 デジタルアナログ変換装置、制御装置、及び制御システム

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008149675A1 (ja) * 2007-06-05 2008-12-11 Advantest Corporation 波形発生装置、波形発生方法およびプログラム
JPWO2008149675A1 (ja) * 2007-06-05 2010-08-26 株式会社アドバンテスト 波形発生装置、波形発生方法およびプログラム
US7999578B2 (en) 2007-06-05 2011-08-16 Advantest Corporation Waveform generation device, waveform generation method, and computer readable medium
JP2014025940A (ja) * 2012-07-27 2014-02-06 Tektronix Inc 波形生成回路及び波形生成シーケンス制御方法
JP6173645B1 (ja) * 2016-04-22 2017-08-02 三菱電機株式会社 デジタルアナログ変換装置、制御装置、及び制御システム
WO2017183192A1 (ja) * 2016-04-22 2017-10-26 三菱電機株式会社 デジタルアナログ変換装置、制御装置、及び制御システム

Similar Documents

Publication Publication Date Title
JPH04229703A (ja) 位相相関波形の発生方法
JPH07225630A (ja) シーケンス機能付き任意波形発生器
KR100228592B1 (ko) 반도체 시험 장치의 주기 발생 회로
JP2545008B2 (ja) 可変周波数信号発生方法
KR0170720B1 (ko) 디지탈/아날로그 변환기 인터페이스 장치
JPH11163689A (ja) クロック逓倍回路
JP3536426B2 (ja) 波形発生器
JP3501923B2 (ja) 半導体試験装置用タイミング発生器
JPH09261015A (ja) 周波数可変のパルス波形発生回路
JP3125651B2 (ja) レート発生器
JPH04234235A (ja) 入力遅延均一化回路及びデジタル・シンセサイズ装置
JPH06104935A (ja) ディジタル変調器用ベースバンド信号生成回路
JP3829676B2 (ja) 可変分周器
JP2757090B2 (ja) 分周逓倍回路
JP3425163B2 (ja) 乱数生成装置
US5767706A (en) Rate generator
JP2545010B2 (ja) ゲ―ト装置
JP2001127618A (ja) クロック信号発生回路
KR100296139B1 (ko) 디지털오실레이터
JP3003328B2 (ja) クロック信号回路
JPH0983368A (ja) D/a変換回路
JP2689539B2 (ja) 分周器
JPH05283985A (ja) デジタル周波数シンセサイザ
JPH07193463A (ja) 可変移相器
JPH05129837A (ja) デイジタル方式周波数可変正弦波信号発生回路