KR100228592B1 - 반도체 시험 장치의 주기 발생 회로 - Google Patents

반도체 시험 장치의 주기 발생 회로 Download PDF

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Abstract

종래와 동등 레벨의 디바이스로, 고속의 주기 발생 회로를 실현한다. 이를 위하여, 테스트 패턴 주기 데이타를 기억하고, 기록 클록으로 그 주기 데이타를 복수 n 개 병렬로 타이밍 지정 데이타(WDT)로서 일시 기억수단(28)에 기록 동작하는 패턴 발생기(22)를 설치하며, n 개째의 파형 출력 타이밍 펄스는 n-1 개째의 파형 출력 타이밍 펄스를 기점으로 n-1 개째의 타이밍 지정 데이타를 긴 데이타의 시간만큼 지연하여 출력하고, 그 짧은 데이타는 n-1 개째의 파형 출력 타이밍 데이타와 n-1 개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 n 개째의 파형 출력 타이밍 데이타로 하는 타이밍 발생기(21)를 설치하며, 복수 n 개의 파형 출력 타이밍 펄스를 기준으로 대응하는 복수 n 개의 파형 출력 타이밍 데이타를 시간으로 변환하여 가산하고, 얻어진 펄스를 논리화하여 시험 패턴 신호를 발생하는 파형 발생기(28)를 설치하여 구성한다.

Description

반도체 시험 장치의 주기 발생 회로
제1도는 본 발명의 회로 블록도.
제2도는 본 발명에 있어서의 4개의 주기 데이타를 병렬 출력하는 경우의 회로 블록도.
제3도는 본 발명에 있어서의 4개의 주기 데이타를 병렬 출력하는 경우의 타이밍도.
제4도는 종래의 주기 발생 회로의 블록도.
제5도는 종래의 주기 발생 회로의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
11,21,31 : 타이밍 발생기 12,22,32 : 패턴 발생기
13,23,33 : 파형 발생기 18,28,38 : 일시 기억 수단
41 : 타이밍 지정 데이타 가산기 42 : 레이트
121,221 : 기록 클록
122,222 : 타이밍 지정 데이타(WDT)
181,281 : 타이밍 지정 데이타(RDT)
211,311 : 시스템 클록 212,312 : 독출 클록
본 발명은 회로를 구성하는 디바이스를 특별히 고속의 것으로 하지 않고 주기 발생을 고속화하는 반도체 시험 장치의 주기 발생 회로에 관한 것이다.
제4도에 종래의 주기 발생 회로를 도시한다. 이 회로는 다음과 같이 구성된다.
패턴 발생기(12)는 테스트 패턴 주기 데이타를 기억하며, 시스템 클록에 동기한 기록 클록으로 그 주기 데이타를 타이밍 지정 데이타(WDT)로서 일시 기억수단(18)에 기록하는 동작을 한다.
일시 기억 수단(18)은 테스트 패턴 주기 데이타를 일시 기억한다.
타이밍 발생기(11)는 시스템 클록에 동기한 독출 클록으로 테스트 패턴 주기 데이타를 타이밍 지정 데이타(RDT)로서 일시 기억 수단(18)으로부터 독출하여 각 주기에 대하여 긴 타이밍(coarse timing)은 파형 출력 타이밍 펄스로서 펄스 출력하고, 짧은 타이밍(fine timing)은 파형 출력 타이밍 데이타로서 데이타 출력하며, 파형 발생기(13)에 타이밍 펄스와 타이밍 데이타를 송출한다.
파형 발생기(13)는 파형 출력 타이밍 펄스를 기준으로, 파형 출력 타이밍 데이타를 시간에 따라 변환하여 가산하며 시험 패턴 신호를 발생한다.
이 구성의 주기 발생 회로에 있어서는 패턴 발생기(12)의 타이밍 지정 데이타(WDT) 출력과 타이밍 발생기(11)의 타이밍 지정 데이타(RDT) 입력과의 사이에 타이밍 지정 데이타를 일시 기억하는 일시 기억 수단(18)을 설치하고 있다. 이 일시 기억 수단(18)의 입력 단자에는 패턴 발생기(12)로부터 출력되는 타이밍 지정 데이타(WDT)가 제공되고, 기록 단자에는 패턴 발생기(12)로부터 시스템 클록과 동기한 기록 클록이 제공되며, 일시 기억 수단(18)에 타이밍 지정 데이타의 기록을 행한다.
한편 일시 기억 수단(18)의 타이밍 지정 데이타(RDT) 출력 단자는 타이밍 발생기(11)의 입력 단자에 접속하며, 타이밍 발생기(11)로부터 출력하는 시스템 클록에 동기한 독출 클록으로 타이밍 발생기(11)에 타이밍 지정 데이타를 출력한다.
제5도에 타이밍도를 도시한다. 패턴 발생기(12)로부터 출력되는 기록 클록(121)은 타이밍 지정 데이타(WDT)(122)를 일시 기억 수단(18)에 기록할 수 있는 타이밍으로 설정하여 발생된다.
이와같이 설정함으로써, 일시 기억 수단(18)의 입력 단자에 타이밍 지정 데이타(WDT)(122)의 데이타 AA가 제공되고 있는 상태에서 기록 클록의 ①이 출력되면, 타이밍 지정 데이타 AA가 일시 기억 수단(18)에 기록된다.
일시 기억 수단(18)에 기록된 타이밍 지정 데이타의 최초의 데이타 AA는 독출 클록이 제공될 때마다 일시 기억 수단(18)의 내부를 시프트하여 타이밍 지정 데이타(RDT) 출력측에서 송출된다. 일시 기억 수단(18)의 시프트 단수가 예컨대 2단이었을 경우에는 독출 클록이 ②③으로 2개 출력되었을 때, 일시 기억 수단(18)의 타이밍 지정 데이타(RDT)(181)로서 최초의 데이타 AA가 출력되며, 이 데이타 AA가 타이밍 발생기(11)에 입력된다.
계속해서 일시 기억 수단(18)에 독출 클록 ④가 입력되면 다음 데이타 BB가 독출되고, 이 데이타 BB가 타이밍 발생기(11)에 입력된다. 이렇게 하여 독출 클록이 1개 제공될 때마다 데이타가 순차적으로 1개씩 독출되어 타이밍 발생기(11)에 제공된다.
타이밍 발생기(11)는 타이밍 지정 데이타가 입력되면, 긴 타이밍(기준 클록 주기의 정수값)에 대해서만 펄스화하여, 파형 출력 타이밍 펄스로서 파형 발생기(13)에 펄스 신호를 송출한다. 짧은 타이밍(기준 클록의 1주기 보다 작은 지연 시간)에 대해서는 디지탈 데이타로서 파형 발생기(13)에 전송한다.
짧은 타이밍은 데이타로서 다음 타이밍 지정 데이타에 가산되고 그 가산된 데이타가 기준 클록의 정수배인 긴 타이밍을 갖는 경우는 그 긴 타이밍에 대해서만 펄스화하여, 파형 출력 타이밍 펄스로서 파형 발생기(13)에 펄스 신호를 송출한다. 또한, 나머지의 짧은 타이밍에 대해서는 디지탈 데이타인 채로 파형 출력 타이밍 데이타로서 파형 발생기(18)로 전송한다.
파형 발생기(18)는 펄스화된 각 파형 출력 타이밍 펄스에 디지탈 데이타인 파형 출력 타이밍 데이타를 시간으로 변환하여 가산함으로써 시험 패턴 신호 A, B, C…를 발생한다. 이와 같이 하여 패턴 발생기(12)에 기억되어 있는 테스트 패턴 주기 데이타를 펄스화하여 시험 패턴 신호로서 발생한다.
종래의 주기 발생 회로에 있어서는 패턴 발생기(12)로부터 일시 기억 수단(18)으로의 기록 사이클 시간, 일시 기억 수단(18)으로부터 타이밍 발생기(11)로의 독출 사이클 시간이 회로에 사용된 디바이스의 최고 주파수에 의해 제한되며, 통상, 125MHz, 8ns 주기 정도가 한계로 된다.
본 발명은 종래와 동등 레벨의 디바이스를 사용하여 고속의 주기 발생 회로를 실현하는 것을 목적으로 하고 있다.
본 발명의 주기 발생 회로는 다음과 같이 구성된다.
즉, 테스트 패턴 주기 데이타를 기억하며, 시스템 클록에 동기한 기록 클록으로 그 주기 데이타를 복수(n)개 병렬로 타이밍 지정 데이타(WDT)로서 일시 기억 수단(28)에 기록 동작하는 패턴 발생기(22)를 설치한다.
그리고, 테스트 패턴 주기 데이타를 복수(n)개 병렬로 일시 기억하는 일시 기억 수단(28)을 설치한다.
그리고, 상기 일시 기억 수단(28)으로부터의 타이밍 지정 데이타에 의해 파형 출력 타이밍 펄스 및 파형 출력 타이밍 데이타를 발생하는 타이밍 발생기(21)를 설치하는데, 이 타이밍 발생기(21)는 다음과 같이 동작하는 구성으로 한다.
먼저, 시스템 클록에 동기한 독출 클록으로 복수(n)개 병렬인 테스트 패턴 주기 데이타를 타이밍 지정 데이타(RDT)로서 일시 기억 수단(28)으로부터 독출하여 이 복수(n)개 병렬인 타이밍 지정 데이타를 모두 가산하고, 또, 하나 전 사이클의 가산 후의 짧은 데이타를 가산하며, 그 긴 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
다음에, 2개째의 파형 출력 타이밍 펄스는 1개째의 파형 출력 타이밍 펄스를 기점으로 1개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 그 짧은 데이타에 대해서는 1개째의 하나 전의 사이클의 가산 후의 짧은 데이타와 1개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 2개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
다음에, 3개째의 파형 출력 타이밍 펄스는 2개째의 파형 출력 타이밍 펄스를 기점으로 2개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 그 짧은 데이타에 대해서는 2개째의 파형 출력 타이밍 데이타와 2개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 3개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
이와 같은 방식으로, n개째의 파형 출력 타이밍 펄스는 n-1개째의 파형 출력 타이밍 펄스를 기점으로 n-1개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 그 짧은 데이타에 대해서는 n-1개째의 파형 출력 타이밍 데이타와 n-1개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 n개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
타이밍 발생기(21)는 상기와 같은 동작을 하는 것으로 설치한다.
또한, 본 발명의 주기 발생 회로에는 복수(n)개의 파형 출력 타이밍 펄스를 기준으로하여 각각에 대응하는 복수(n)개의 파형 출력 타이밍 데이타를 시간으로 변환하여 가산하며, 얻어진 복수(n)개의 펄스를 논리합하여 시험 패턴 신호를 발생하는 파형 발생기(23)가 설치된다.
상기한 바와 같이 구성된 주기 발생 회로에 의해 종래와 동등 레벨의 디바이스를 사용하여 고속의 주기 발생을 실현할 수 있다.
예컨대, 4개의 테스트 패턴 주기 데이타를 병렬 출력하는 경우, 각 병렬 주기 데이타의 발생 주파수가 종래와 동일하게 125MHz, 8 ns 주기였다고 해도 1 사이클중에 4개의 펄스를 발생할 수 있기 때문에, 결과로서 500 MHz, 2ns의 주기 발생 회로를 실현하는 효과가 있다.
본 발명의 실시예를 도면을 참조하여 설명한다.
제1도에 본 발명의 실시에를 도시한다.
패턴 발생기(22)는 테스트 패턴 주기 데이타를 기억하며, 시스템 클록에 동기한 기록 클록으로 그 주기 데이타를 복수(n)개 병렬로 타이밍 지정 데이타(WDT)로서 일시 기억 수단(28)에 기록 동작한다.
일시 기억 수단(28)은 테스트 패턴 주기 데이타를 복수(n)개 병렬로 일시 기억한다.
타이밍 발생기(21)는 먼저, 시스템 클록에 동기한 독출 클록으로, 복수(n)개 병렬인 테스트 패턴 주기 데이타를 타이밍 지정 데이타(RDT)로서 일시 기억 수단(28)으로부터 독출하여 이 복수(n)개 병렬인 타이밍 지정 데이타를 모두 가산하고, 또, 하나 전의 사이클의 가산 후의 짧은 데이타를 가산하며, 그 긴 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 펄스로서 펄스 출력하고, 그 짧은 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
다음에, 2개째의 파형 출력 타이밍 펄스는 1개째의 파형 출력 타이밍 펄스를 기점으로 1개째의 타이밍 지정 데이타가 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 그 짧은 데이타에 대해서는 1개째의 하나 전 사이클의 가산 후의 짧은 데이타와 1개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 2개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
다음에, 3개째의 파형 출력 타이밍 펄스는 2개째의 파형 출력 타이밍 펄스를 기점으로 2개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 그 짧은 데이타에 대해서는 2개째의 파형 출력 타이밍 데이타와 2개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 3개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
이와 같은 방식으로, n개째의 파형 출력 타이밍 펄스는 n-1개째의 파형 출력 타이밍 펄스를 기점으로 n-1개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 그 짧은 데이타에 대해서는 n-1개째의 파형 출력 타이밍 데이타와 n-1개째의 데이타 지정 데이타의 짧은 데이타를 가산하여 n개째의 파형 출력 타이밍 데이타로서 데이타 출력한다.
파형 발생기(23)는 복수(n)개의 파형 출력 타이밍 펄스를 기준으로 하여 각각에 대응하는 복수(n)개의 파형 출력 타이밍 데이타를 시간으로 변환하여 가산하고, 얻어진 복수(n)개의 파형 출력 타이밍 데이타를 시간으로 변환하여 가산하고, 얻어진 복수(n)개의 펄스를 논리합하여 시험 패턴 신호를 발생한다.
이상과 같은 본 발명의 실시에를 제2도를 참조하여 보다 더 구체적으로 설명한다.
복수(n)개로 설명을 하는 것은 곤란하기 때문에, 제2도에서는 4개의 테스트 패턴 주기 데이타를 병렬 출력하는 경우의 일례를 회로 블록도로 도시하였다.
이 회로는 본 발명의 주요부이며, 4개의 테스트 패턴 주기 데이타를 병렬 출력하기 위한 일시 기억 수단(38)의 출력부와 타이밍 발생기(31) 및 파형 발생기(33)를 나타내고 있다.
일시 기억 수단(38)의 출력부는 타이밍 발생기(31)로부터 입력되는 독출 클록에 의해서, 4개의 타이밍 지정 데이타(RDT)인 TA, TB, TC, TD를 병렬 출력하는 레지스터군으로 구성되어 있다.
또, 타이밍 발생기(31)는 다음과 같이 구성되어 있다.
즉, 타이밍 지정 데이타 가산기(41)는 4개의 타이밍 지정 데이타(RDT)인 TA, TB, TC, TD를 가산하여 레이트(42)에 그 가산 결과를 출력한다.
레이트(42)는 하나 전의 사이클의 가산 후의 짧은 데이타인 파형 출력 타이밍 데이타 PDA를 가산기 B(46)에 출력하며, 상기 PDA와 타이밍 지정 데이타 가산기(41)의 출력을 가산하여 그 긴 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 펄스 PA로서 펄스 출력하고, 그 짧은 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 데이타 DA로서 데이타 출력하며, 기본이 되는 1개째의 파형 출력 타이밍 펄스 PA와 동기한 시스템 클록(311) 및 독출 클록(312)을 출력한다.
지연 회로 B(43)는 1개째의 파형 출력 타이밍 펄스 PA를 기점으로 1개째의 타이밍 지정 데이타(RDT) TA의 긴 데이타의 시간만큼 지연한 2개째의 파형 출력 타이밍 펄스 PB를 펄스 출력한다.
지연 회로 C(44)는 2개째의 파형 출력 타이밍 펄스 PB를 기점으로 2개째의 타이밍 지정 데이타(RDT) TB의 긴 데이타의 시간만큼 지연한 3개째의 파형 출력 타이밍 펄스 PC를 펄스 출력한다.
지연 회로 D(45)는 3개째의 파형 출력 타이밍 펄스 PC를 기점으로 3개째의 타이밍 지정 데이타(RDT) TC의 긴 데이타의 시간만큼 지연한 4개째의 파형 출력 타이밍 펄스 PD를 펄스 출력한다.
가산기 B(46)는 하나 전의 사이클의 가산 후의 짧은 데이타인 파형 출력 타이밍 데이타 PDA와 1개째의 타이밍 지정 데이타(RDT) TA의 짧은 데이타를 가산하여 2개째의 파형 출력 타이밍 데이타 DB를 출력한다.
가산기 C(47)는 2개째의 파형 출력 타이밍 데이타 DB와 2개째의 타이밍 지정 데이타(RDT) TB의 짧은 데이타를 가산하여 3개째의 파형 출력 타이밍 데이타 DC를 출력한다.
가산기 D(48)는 3개째의 파형 출력 타이밍 데이타 DC와 3개째의 타이밍 지정 데이타(RDT) TC의 짧은 데이타를 가산하여 4개째의 파형 출력 타이밍 데이타 DD를 출력한다.
파형 발생기(33)는 4개의 파형 출력 타이밍 펄스 PA, PB, PC 및 PD를 기준으로 하여 각각에 대응하는 4개의 파형 출력 타이밍 데이타 DA, DB, DC 및 DD를 시간으로 변환하여 가산한 펄스를 발생하는 클록 A, 클록 B, 클록 C 및 클록 D와, 얻어진 4개의 펄스를 논리합하여 시험 패턴 신호를 발생하는 논리 회로로 구성되어 있다.
제3도에 타이밍 지정 데이타(RDT)의 내용을 AA=2.2ns, BB=2.8ns, CC=3.0ns, DD=2.6ns로서, 2회 반복했을 때의 시험 패턴 신호 발생의 타이밍도를 도시한다.
이 때, 긴 데이타는 1ns의 자릿수 이상(즉, 상기의 데이타 내용에서 소숫점 이상)으로 하고, 짧은 데이타 0.1ns의 자릿수 이하(즉, 상기의 데이타 내용에서 소숫점 이하)로 하였다.
우선, 1개째의 파형 출력 타이밍 펄스 PA를 기본으로 해서 시스템 클록(311)과 독출 클록(312)이 동기하여 발생한다.
독출 클록(312)은 일시 기억 수단(38)으로부터 4개의 타이밍 지정 데이타(RDT) AA, BB, CC 및 DD를 병렬로 타이밍 발생기(31)에 독출하게 한다. 이 4개의 타이밍 지정 데이타는 타이밍 지정 데이타 가산기(41)에서 가산되어 레이트(42)에 입력된다. 레이트(42)에서는 상기 가산 결과와 하나전의 사이클의 가산 결과의 짧은 데이타를 가산한다.
제3도에 있어서는 4개의 타이밍 지정 데이타의 합계가 10.6ns이고, 하나전의 사이클의 가산 결과의 짧은 데이타가 0 ns이기 때문에, 합계 10.6ns가 된다. 이 결과, 기본이 되는 1개째의 파형 출력 타이밍 펄스 PA는 긴 데이타 10ns 후에 다음 펄스를 발생한다.
그 다음의 펄스 PA는 4개의 타이밍 지정 데이타의 합계가 10.6ns이고, 하나전의 사이클의 가산 결과의 짧은 데이타가 0.6ns이기 때문에, 합계 11.2ns가 되며, 긴 데이타 11NS후에 펄스를 발생한다.
파형 출력 타이밍 펄스 PB는 1개째의 파형 출력 타이밍 펄스 PA를 기점으로 1개째의 타이밍 지정 데이타(RDT) TA의 긴 데이타의 시간만큼 지연한 펄스를 발생한다. 제3도에 있어서는 1개째의 타이밍 지정 데이타(RDT) TA의 긴 데이타의 시간이 2ns이기 때문에, 펄스 PA로부터 2ns 후에 펄스 PB가 발생한다.
동일하게 하여, 파형 출력 타이밍 펄스 PC는 펄스 PB로부터 2ns 후에 발생하며, 파형 출력 타이밍 펄스 PD는 펄스 PC에서 3ns 후에 발생한다.
1개째의 파형 출력 타이밍 데이타 DA는 4개의 타이밍 지정 데이타를 타이밍 지정 데이타 가산기(41)로 가산하여 레이트(42)에 입력하고, 하나 전의 사이클의 가산 결과의 짧은 데이타와 가산하여, 그 합계의 짧은 데이타로서 얻어진다. 제3도에 있어서는 타이밍 지정 데이타 가산기(41)의 출력이 10.6ns이고, 하나 전의 사이클의 가산 결과의 짧은 데이타가 0 ns라고 가정하고 있기 때문에, 최초의 1개째의 파형 출력 타이밍 데이타 DA는 상기한 하나 전의 사이클의 짧은 데이타를 출력하므로 0 ns이다.
다음 사이클의 1개째의 파형 출력 타이밍 데이타 DA는 당해 사이클의 타이밍 지정 데이타 가산기(41)의 출력이 10.6ns이고, 하나전 사이클의 가산 결과의 짧은 데이타가 0ns이기 때문에, 합계 10.6ns가 되어 결국, 0.6ns가 된다. 상기 짧은 데이타 0ns, 0.6ns는 파형 출력 타이밍 데이타 PDA로서 가산기 B(46)에 공급되고, 또한 파형 출력 타이밍 데이타 DA로서 파형 발생기(33)에도 공급된다.
2개째의 파형 출력 타이밍 데이타 DB는 하나전의 사이클의 짧은 데이타인 파형 출력 타이밍 데이타 PDA와 1개째의 타이밍 지정 데이타(RDT) TA의 짧은 데이타를 가산기 B(46)로 가산하여 얻어진다. 제3도에 있어서는 데이타가 0ns이고, TA의 짧은 데이타가 0.2ns이기 때문에, DB로서 0.2ns가 얻어진다.
다음 사이클의 DB는 PDA가 0.6ns이고, TA의 짧은 데이타가 0.2ns이기 때문에, 합계 0.8ns가 얻어진다.
3개째의 파형 출력 타이밍 데이타 DC는 2개째의 파형 출력 타이밍 데이타 DB와 2개째의 타이밍 지정 데이타(RDT) TB의 짧은 데이타를 가산기 C(47)로 가산하여 얻어진다. 제3도에 있어서는 유가 0.2ns이고, TB의 짧은 데이타가 0.8ns이기 때문에 DC로서 1.0ns가 얻어진다.
다음 사이클의 DC는 DB가 0.8ns이고, TB의 짧은 데이타가 0.8ns이기 때문에, 합계 1.6ns가 얻어진다.
4개째의 파형 출력 타이밍 데이타 DD는 3개째의 파형 출력 타이밍 데이타 DC와 3개째의 타이밍 지정 데이타(RDT) TC의 짧은 데이타를 가산기 D(48)로 가산하여 얻어진다. 제3도에 있어서는 DC가 1.0ns이고, TC의 짧은 데이타가 0.0ns이기 때문에, DD로 1.0ns가 얻어진다.
다음 사이클의 DD는 DC가 1.6ns이고, TC의 짧은 데이타가 0.0ns이기 때문에, 합계 1.6ns가 얻어진다.
파형 발생기(33)는 4개의 파형 출력 타이밍 펄스 PA, PB, PC 및 PD를 기준으로 하여 각각에 대응하는 4개의 파형 출력 타이밍 데이타 DA, DB, DC 및 DD를 시간으로 변환하여 가산한 펄스를 발생하는 클록 A, 클록 B, 클록 C 및 클록 D와 얻어진 4개의 펄스를 논리합하여 시험 패턴 신호를 발생하는 논리 회로로 구성되어 있다.
이 때문에, 제3도에 있어서는 각 파형 출력 타이밍 펄스에 각 파형 출력 타이밍 데이타를 시간으로 변환하여 가산하고, 얻어진 펄스를 논리합한 시험 패턴 신호를 얻을 수 있다.
본 발명에 의한 각 실시예는 이상 설명한 바와 같이 구성되어 있으므로, 이하에 기재된 바와 같은 효과를 발휘한다.
즉, 종래와 동등한 레벨의 디바이스를 사용하여 고속의 주기 발생을 실현할 수 있다.
예컨대, 4개의 테스트 패턴 주기 데이타를 병렬 출력하는 경우, 각 병렬 주기 데이타의 발생 주파수가 종래와 동일하게 125MHz, 8ns 주기였다고 해도, 1 사이클중에 4개의 펄스를 발생할 수 있기 때문에, 결과적으로, 500MHz, 2ns의 주기 발생 회로를 실현하는 효과가 있다.

Claims (2)

  1. 테스트 패턴 주기 데이타를 기억하고, 시스템 클록에 동기한 기록 클록으로 그 주기 데이타를 복수(n)개 병렬로 타이밍 지정 데이타(WDT)로서 일시 기억 수단(28)에 기록 동작하는 패턴 발생기(22)와; 테스트 패턴 주기 데이타를 복수(n)개 병렬로 일시 기억하는 일시 기억 수단(28)과; 시스템 클록에 동기한 독출 클록으로 복수(n)개 병렬인 테스트 패턴 주기 데이타를 타이밍 지정 데이타(RDT)로서 일시 기억 수단(28)으로부터 독출하여 복수(n)개 병렬인 타이밍 지정 데이타를 모두 가산하고, 또한 하나 전의 사이클의 가산 후의 짧은 데이타를 가산하여, 그 긴 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 펄스로서 펄스 출력하고, 짧은 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 데이타로서 데이타 출력하며, 2개째의 파형 출력 타이밍 펄스는 1개째의 파형 출력 타이밍 펄스를 기점으로 1개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 그 짧은 데이타에 대해서는 1개째의 하나전의 사이클의 가산후의짧은 데이타와 1개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 2개째의 파형 출력 타이밍 데이타로서 데이타 출력하며, 3개째의 파형 출력 타이밍 펄스는 2개째의 파형 출력 타이밍 펄스를 기점으로 2개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 짧은 데이타에 대해서는 2개째의 파형 출력 타이밍 데이타와 2개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 3개째의 파형 출력 타이밍 데이타로서 데이타 출력하며, n개째의 파형 출력 타이밍 펄스는 n-1개째의 파형 출력 타이밍 펄스를 기점으로 n-1개째의 타이밍 지정 데이타의 긴 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 짧은 데이타의 시간만큼 지연한 파형 출력 타이밍 펄스를 펄스 출력하고, 짧은 데이타에 대해서는 n-1개째의 파형 출력 타이밍 데이타와 n-1개째의 타이밍 지정 데이타의 짧은 데이타를 가산하여 n개째의 파형 출력 타이밍 데이타로서 데이타 출력하는 타이밍 발생기(21)와; 복수(n)개의 파형 출력 타이밍 펄스를 기준으로 하여 각각에 대응하는 복수(n)개의 파형 출력 타이밍 데이타를 시간으로 변환하여 가산하고, 얻어진 복수(n)개의 펄스를 논리합하여 시험 패턴 신호를 발생하는 파형 발생기(28)를 구비한 것을 특징으로 하는 반도체 시험 장치의 주기 발생 회로.
  2. 제1항에 있어서, 타이밍 발생기는 4FRO의 타이밍 지정 데이타(RDT)(TA, TB, TC, TD)를 가산하여 레이트(42)에 가산 결과를 출력하는 타이밍 지정 데이타 가산기(41)와; 하나전의 사이클의 짧은 데이타인 파형 출력 타이밍 데이타 PDA를 가산기 B(46)에 출력하고, 상기 PDA와 타이밍 지정 데이타 가산기(41)의 출력을 가산하여 그 긴 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 펄스 PA로서 펄스 출력하며, 그 짧은 데이타에 대해서는 기본이 되는 1개째의 파형 출력 타이밍 데이타 DA로서 데이타 출력하고, 기본이 되는 1개째의 파형 출력 타이밍 펄스 PA와 동기한 시스템 클록 및 독출 클록을 출력하는 레이트(42)와; 1개째의 파형 출력 타이밍 펄스 PA를 기점으로 1개째의 타이밍 지정 데이타(RDT) TA이 긴 데이타의 시간만큼 지연한 2개째의 파형 출력 타이밍 펄스 PB를 펄스 출력하는 지연 회로 B(43)와; 2개째의 파형 출력 타이밍 펄스 PB를 기점으로 2개째의 타이밍 지정 데이타(RDT) TB의 긴 데이타의 시간만큼 지연한 3개째의 파형 출력 타이밍 펄스 PC를 펄스 출력하는 지연 회로 C(44)와; 3개째의 파형 출력 타이밍 펄스 PC를 기점으로 3개째의 타이밍 지정 데이타(RDT) TC의 긴 데이타의 시간만큼 지연한 4개째의 파형 출력 타이밍 펄스 PD를 펄스 출력하는 지연 회로 D(45)와; 하나전의 사이클의 짧은 데이타인 파형 출력 타이밍 데이타 PDA와 1개째의 타이밍 지정 데이타(RDT) TA의 짧은 데이타를 가산하여 2개째의 파형 출력 타이밍 데이타 DB를 출력하는 가산기 B(46)와; 2개째의 파형 출력 타이밍 데이타 DB와, 2개째의 타이밍 지정 데이타(RDT) TB의 짧은 데이타를 가산하여 3개째의 파형 출력 타이밍 데이타 DC를 출력하는 가산기 C(47)와; 3개째의 파형 출력 타이밍 데이타 DC와 3개째의 타이밍 지정 데이타(RDT) TC의 짧은 데이타를 가산하여, 4개째의 파형 출력 타이밍 데이타 DD를 출력하는 가산기 D(48)를 포함한 것을 특징으로 하는 반도체 시험 장치의 주기 발생 회로.
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