JPH08313601A - 半導体試験装置における周期発生回路 - Google Patents

半導体試験装置における周期発生回路

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JPH08313601A
JPH08313601A JP7142514A JP14251495A JPH08313601A JP H08313601 A JPH08313601 A JP H08313601A JP 7142514 A JP7142514 A JP 7142514A JP 14251495 A JP14251495 A JP 14251495A JP H08313601 A JPH08313601 A JP H08313601A
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Abstract

(57)【要約】 【目的】 従来と同等レベルのデバイスで、高速の周期
発生回路を実現する。 【構成】 テストパターン周期データを記憶し、書き込
みクロックで、その周期データを複数ｎ個並列にタイミ
ング指定データ（ＷＤＴ）として一時記憶手段２８に書
き込み動作するパターン発生器２２を設け、ｎ個目の波
形出力タイミングパルスは、ｎ−１個目の波形出力タイ
ミングパルスを起点として、ｎ−１個目のタイミング指
定データの粗いデータの時間だけ遅延して出力し、その
細かいデータは、ｎ−１個目の波形出力タイミングデー
タとｎ−１個目のタイミング指定データの細かいデータ
とを加算してｎ個目の波形出力タイミングデータとする
タイミング発生器２１を設け、複数ｎ個の波形出力タイ
ミングパルスを基準として、対応する複数ｎ個の波形出
力タイミングデータを時間に変換して加算し、得られた
パルスを論理和して試験パターン信号を発生する波形発
生器２３を設けて構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、回路を構成するデバイ
スを特別高速なものとせずに、周期発生を高速化する半
導体試験装置における周期発生回路に関するものであ
る。
【０００２】
【従来の技術】図４に従来の周期発生回路を示す。この
回路は、テストパターン周期データを記憶し、システム
クロックに同期した書き込みクロックで、その周期デー
タをタイミング指定データ（ＷＤＴ）として一時記憶手
段１８に書き込み動作するパターン発生器１２と、テス
トパターン周期データを一時記憶する一時記憶手段１８
と、システムクロックに同期した読み出しクロックで、
テストパターン周期データをタイミング指定データ（Ｒ
ＤＴ）として一時記憶手段１８から読み出し、各周期に
ついて粗いタイミングは波形出力タイミングパルスとし
てパルス出力し、細かいタイミングは波形出力タイミン
グデータとしてデータ出力し、波形発生器１３にタイミ
ングパルスとタイミングデータを送出するタイミング発
生器１１と、波形出力タイミングパルスを基準として、
波形出力タイミングデータを時間に変換して加算し、試
験パターン信号を発生する波形発生器１３で構成され
る。
【０００３】この回路においては、パターン発生器１２
のタイミング指定データ（ＷＤＴ）出力とタイミング発
生器１１のタイミング指定データ（ＲＤＴ）入力との間
にタイミング指定データを一時記憶する一時記憶手段１
８を設けている。つまり、この一時記憶手段１８の入力
端子にパターン発生器１２から出力されるタイミング指
定データ（ＷＤＴ）を与え、書き込み端子にパターン発
生器１２からシステムクロックと同期した書き込みクロ
ックを与え、一時記憶手段１８にタイミング指定データ
の書き込みを行う。
【０００４】一方一時記憶手段１８のタイミング指定デ
ータ（ＲＤＴ）出力端子は、タイミング発生器１１の入
力端子に接続し、タイミング発生器１１から出力するシ
ステムクロックに同期した読み出しクロックで、タイミ
ング発生器１１にタイミング指定データを読み込む。
【０００５】図５にタイミング図を示す。パターン発生
器１２から出力される書き込みクロックは、タイミング
指定データ（ＷＤＴ）を一時記憶手段１８に書き込める
タイミングに設定して発生される。このように設定する
ことによって、一時記憶手段１８の入力端子にタイミン
グ指定データ（ＷＤＴ）のデータＡＡが与えられている
状態で書き込みクロックのが出力されることで、タイ
ミング指定データＡＡが一時記憶手段１８に書き込まれ
る。
【０００６】一時記憶手段１８に書き込まれたタイミン
グ指定データの最初のデータＡＡは、読み出しクロック
毎に一時記憶手段１８の内部をシフトし、タイミング指
定データ（ＲＤＴ）出力側に送られる。一時記憶手段１
８のシフト段数が例えば２段であった場合は、読み出し
クロックがと２個出力されたとき、一時記憶手段１
８のタイミング指定データ（ＲＤＴ）として最初のデー
タＡＡが出力され、このデータＡＡがタイミング発生器
１１に入力される。
【０００７】続いて一時記憶手段１８に読み出しクロッ
クが入力されると次のデータＢＢが読み出され、この
データＢＢがタイミング発生器１１に取り込まれる。こ
のようにして読み出しクロックが１個与えられる毎にデ
ータが順次１個づつ読み出されてタイミング発生器１１
に与えられる。
【０００８】タイミング発生器１１は、タイミング指定
データを取り込むと、粗いタイミングについてのみパル
ス化し、波形出力タイミングパルスとして波形発生器１
３にパルス信号を送る。細かいタイミングについては、
デジタルデータのまま、波形出力タイミングデータとし
て波形発生器１３へ転送する。細かいタイミングは、デ
ータとして次のタイミング指定データに加算し、桁上が
りした場合は、その粗いタイミングについてのみパルス
化し、波形出力タイミングパルスとして波形発生器１３
にパルス信号を送る。また、残りの細かいタイミングに
ついては、デジタルデータのまま、波形出力タイミング
データとして波形発生器１３へ転送する。
【０００９】波形発生器１３は、パルス化された各波形
出力タイミングパルスに、デジタルデータの波形出力タ
イミングデータを時間に変換して加算し、試験パターン
信号Ａ、Ｂ、Ｃ・・・を発生し、パターン発生器１２に
記憶しているテストパターン周期データをパルス化して
発生する。
【００１０】
【発明が解決しようとする課題】従来の周期発生回路に
おいては、パターン発生器１２から一時記憶手段１８へ
の書き込みサイクル時間、一時記憶手段１８からタイミ
ング発生器１１への読み出しサイクル時間が、回路に使
用されたデバイスの最高周波数により制限され、通常、
１２５ＭＨｚ、８ｎｓ周期程度が限界とされる。本発明
は、従来と同等レベルのデバイスを使用して、高速の周
期発生回路を実現することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の周期発生回路においては、次のように構成
している。つまり、テストパターン周期データを記憶
し、システムクロックに同期した書き込みクロックで、
その周期データを複数ｎ個並列にタイミング指定データ
（ＷＤＴ）として一時記憶手段２８に書き込み動作する
パターン発生器２２を設け、テストパターン周期データ
を複数ｎ個並列に一時記憶する一時記憶手段２８を設
け、
【００１２】システムクロックに同期した読み出しクロ
ックで、複数ｎ個並列のテストパターン周期データをタ
イミング指定データ（ＲＤＴ）として一時記憶手段２８
から読み出し、複数ｎ個並列のタイミング指定データを
全て加算し、更に、１つ前のサイクルの加算後の細かい
データを加算して、その粗いデータについては基本とな
る１個目の波形出力タイミングパルスとしてパルス出力
し、その細かいデータについては基本となる１個目の波
形出力タイミングデータとしてデータ出力し、
【００１３】２個目の波形出力タイミングパルスは、１
個目の波形出力タイミングパルスを起点として、１個目
のタイミング指定データの粗いデータの時間だけ遅延し
た波形出力タイミングパルスをパルス出力し、その細か
いデータについては、１個目の１つ前のサイクルの加算
後の細かいデータと１個目のタイミング指定データの細
かいデータとを加算して２個目の波形出力タイミングデ
ータとしてデータ出力し、
【００１４】３個目の波形出力タイミングパルスは、２
個目の波形出力タイミングパルスを起点として、２個目
のタイミング指定データの粗いデータの時間だけ遅延し
た波形出力タイミングパルスをパルス出力し、その細か
いデータについては、２個目の波形出力タイミングデー
タと２個目のタイミング指定データの細かいデータとを
加算して３個目の波形出力タイミングデータとしてデー
タ出力し、
【００１５】ｎ個目の波形出力タイミングパルスは、ｎ
−１個目の波形出力タイミングパルスを起点として、ｎ
−１個目のタイミング指定データの粗いデータの時間だ
け遅延した波形出力タイミングパルスをパルス出力し、
その細かいデータについては、ｎ−１個目の波形出力タ
イミングデータとｎ−１個目のタイミング指定データの
細かいデータとを加算してｎ個目の波形出力タイミング
データとしてデータ出力するタイミング発生器２１を設
け、
【００１６】複数ｎ個の波形出力タイミングパルスを基
準として、それぞれに対応する複数ｎ個の波形出力タイ
ミングデータを時間に変換して加算し、得られた複数ｎ
個のパルスを論理和して試験パターン信号を発生する波
形発生器２３を設けて構成している。
【００１７】
【作用】上記のように構成された周期発生回路において
は、従来と同等レベルのデバイスを使用して、高速の周
期発生を実現することができる。例えば、４個のテスト
パターン周期データを並列出力する場合、各並列周期デ
ータの発生周波数が、従来と同じで、１２５ＭＨｚ、８
ｎｓ周期であったとしても、１サイクル中に４個のパル
スを発生することができるため、結果として、５００Ｍ
Ｈｚ、２ｎｓの周期発生回路を実現する作用がある。
【００１８】
【実施例】
（実施例１）図１に本発明の実施例を示す。この回路
は、テストパターン周期データを記憶し、システムクロ
ックに同期した書き込みクロックで、その周期データを
複数ｎ個並列にタイミング指定データ（ＷＤＴ）として
一時記憶手段２８に書き込み動作するパターン発生器２
２と、テストパターン周期データを複数ｎ個並列に一時
記憶する一時記憶手段２８と、
【００１９】システムクロックに同期した読み出しクロ
ックで、複数ｎ個並列のテストパターン周期データをタ
イミング指定データ（ＲＤＴ）として一時記憶手段２８
から読み出し、複数ｎ個並列のタイミング指定データを
全て加算し、更に、１つ前のサイクルの加算後の細かい
データを加算して、その粗いデータについては基本とな
る１個目の波形出力タイミングパルスとしてパルス出力
し、その細かいデータについては基本となる１個目の波
形出力タイミングデータとしてデータ出力し、
【００２０】２個目の波形出力タイミングパルスは、１
個目の波形出力タイミングパルスを起点として、１個目
のタイミング指定データの粗いデータの時間だけ遅延し
た波形出力タイミングパルスをパルス出力し、その細か
いデータについては、１個目の１つ前のサイクルの加算
後の細かいデータと１個目のタイミング指定データの細
かいデータとを加算して２個目の波形出力タイミングデ
ータとしてデータ出力し、
【００２１】３個目の波形出力タイミングパルスは、２
個目の波形出力タイミングパルスを起点として、２個目
のタイミング指定データの粗いデータの時間だけ遅延し
た波形出力タイミングパルスをパルス出力し、その細か
いデータについては、２個目の波形出力タイミングデー
タと２個目のタイミング指定データの細かいデータとを
加算して３個目の波形出力タイミングデータとしてデー
タ出力し、
【００２２】ｎ個目の波形出力タイミングパルスは、ｎ
−１個目の波形出力タイミングパルスを起点として、ｎ
−１個目のタイミング指定データの粗いデータの時間だ
け遅延した波形出力タイミングパルスをパルス出力し、
その細かいデータについては、ｎ−１個目の波形出力タ
イミングデータとｎ−１個目のタイミング指定データの
細かいデータとを加算してｎ個目の波形出力タイミング
データとしてデータ出力するタイミング発生器２１と、
【００２３】複数ｎ個の波形出力タイミングパルスを基
準として、それぞれに対応する複数ｎ個の波形出力タイ
ミングデータを時間に変換して加算し、得られた複数ｎ
個のパルスを論理和して試験パターン信号を発生する波
形発生器２３で構成される。
【００２４】（実施例２）複数ｎ個で説明を進めること
は困難であるため、４個のテストパターン周期データを
並列出力する場合の一例を図２の回路ブロック図に示し
て説明を進める。この回路は、本発明の主要部である、
一時記憶手段３８の出力部とタイミング発生器３１及び
波形発生器３３を示している。
【００２５】一時記憶手段３８の出力部は、タイミング
発生器３１から出力する読み出しクロックによって、４
個のタイミング指定データ（ＲＤＴ）であるＴＡ、Ｔ
Ｂ、ＴＣ、ＴＤを並列出力するレジスタ群で構成されて
いる。
【００２６】タイミング発生器３１は、４個のタイミン
グ指定データ（ＲＤＴ）であるＴＡ、ＴＢ、ＴＣ、ＴＤ
を加算し、レイト４２に加算結果を出力するタイミング
指定データ加算器４１と、
【００２７】１つ前のサイクルの細かいデータである波
形出力タイミングデータＰＤＡを加算機Ｂ４６に出力
し、上記ＰＤＡとタイミング指定データ加算機４１の出
力とを加算し、その粗いデータについては基本となる１
個目の波形出力タイミングパルスＰＡとしてパルス出力
し、その細かいデータについては基本となる１個目の波
形出力タイミングデータＤＡとしてデータ出力し、基本
となる１個目の波形出力タイミングパルスＰＡと同期し
たシステムクロック及び読み出しクロックを出力するレ
イト４２と、
【００２８】１個目の波形出力タイミングパルスＰＡを
起点として、１個目のタイミング指定データ（ＲＤＴ）
ＴＡの粗いデータの時間だけ遅延した波形出力タイミン
グパルスＰＢをパルス出力するディレイＢ４３と、２個
目の波形出力タイミングパルスＰＢを起点として、２個
目のタイミング指定データ（ＲＤＴ）ＴＢの粗いデータ
の時間だけ遅延した波形出力タイミングパルスＰＣをパ
ルス出力するディレイＣ４４と、３個目の波形出力タイ
ミングパルスＰＣを起点として、３個目のタイミング指
定データ（ＲＤＴ）ＴＣの粗いデータの時間だけ遅延し
た波形出力タイミングパルスＰＤをパルス出力するディ
レイＤ４５と、
【００２９】１つ前のサイクルの細かいデータである波
形出力タイミングデータＰＤＡと、１個目のタイミング
指定データ（ＲＤＴ）ＴＡの細かいデータとを加算し
て、２個目の波形出力タイミングデータＤＢを出力する
加算機Ｂ４６と、２個目の波形出力タイミングデータＤ
Ｂと、２個目のタイミング指定データ（ＲＤＴ）ＴＢの
細かいデータとを加算して、３個目の波形出力タイミン
グデータＤＣを出力する加算機Ｃ４７と、３個目の波形
出力タイミングデータＤＣと、３個目のタイミング指定
データ（ＲＤＴ）ＴＣの細かいデータとを加算して、４
個目の波形出力タイミングデータＤＤを出力する加算機
Ｄ４８とで構成されている。
【００３０】波形発生器３３は、４個の波形出力タイミ
ングパルスＰＡ、ＰＢ、ＰＣ及びＰＤを基準として、そ
れぞれに対応する４個の波形出力タイミングデータＤ
Ａ、ＤＢ、ＤＣ及びＤＤを時間に変換して加算したパル
スを発生するクロックＡ、クロックＢ、クロックＣ及び
クロックＤと、得られた４個のパルスを論理和して試験
パターン信号を発生する論理回路とで構成されている。
【００３１】図３に、タイミング指定データ（ＲＤＴ）
の内容をＡＡ＝２．２ｎｓ、ＢＢ＝２．８ｎｓ、ＣＣ＝
３．０ｎｓ、ＤＤ＝２．６ｎｓとして、２回繰り返した
時の試験パターン信号発生のタイミング図を示す。この
時、粗いデータは１ｎｓの桁以上とし、細かいデータは
０．１ｎｓの桁以下とした。
【００３２】まず、１個目の波形出力タイミングパルス
ＰＡを基本として、システムクロックと読み出しクロッ
クが同期して発生する。読み出しクロックは、一時記憶
手段３８から、４個のタイミング指定データ（ＲＤＴ）
ＡＡ、ＢＢ、ＣＣ及びＤＤを並列にタイミング発生器３
１に読み出す。この４個のタイミング指定データは、タ
イミング指定データ加算器４１で加算され、レイト４２
に入力する。レイト４２では、上記加算結果と１つ前の
サイクルの加算結果の細かいデータとを加算する。
【００３３】図３においては、４個のタイミング指定デ
ータの合計が１０．６ｎｓであり、１つ前のサイクルの
加算結果の細かいデータが０ｎｓのため、合計１０．６
ｎｓとなる。この結果、基本となる１個目の波形出力タ
イミングパルスＰＡは、粗いデータ１０ｎｓ後に次のパ
ルスを発生する。その次のパルスＰＡは、４個のタイミ
ング指定データの合計が１０．６ｎｓであり、１つ前の
サイクルの加算結果の細かいデータが０．６ｎｓのた
め、合計１１．２ｎｓとなり、粗いデータ１１ｎｓ後に
パルスを発生する。
【００３４】波形出力タイミングパルスＰＢは、１個目
の波形出力タイミングパルスＰＡを起点として、１個目
のタイミング指定データ（ＲＤＴ）ＴＡの粗いデータの
時間だけ遅延したパルスを発生する。図３においては、
１個目のタイミング指定データ（ＲＤＴ）ＴＡの粗いデ
ータの時間が２ｎｓであるため、パルスＰＡから２ｎｓ
後にパルスＰＢが発生する。同様にして、波形出力タイ
ミングパルスＰＣは、パルスＰＢから２ｎｓ後に発生
し、波形出力タイミングパルスＰＤは、パルスＰＣから
３ｎｓ後に発生する。
【００３５】１個目の波形出力タイミングデータＤＡ
は、４個のタイミング指定データをタイミング指定デー
タ加算器４１で加算し、レイト４２に入力し、１つ前の
サイクルの加算結果の細かいデータと加算し、その合計
の細かいデータとして得られる。図３においては、タイ
ミング指定データ加算器４１の出力が１０．６ｎｓであ
り、１つ前のサイクルの加算結果の細かいデータが０ｎ
ｓであるため、合計１０．６ｎｓとなり、最初の１個目
の波形出力タイミングデータＤＡは、細かいデータ０．
６ｎｓとなる。次のサイクルの１個目の波形出力タイミ
ングデータＤＡは、タイミング指定データ加算器４１の
出力が１０．６ｎｓであり、１つ前のサイクルの加算結
果の細かいデータが０．６ｎｓであるため、合計１１．
２ｎｓとなり、結局、０．２ｎｓとなる。
【００３６】２個目の波形出力タイミングデータＤＢ
は、１つ前のサイクルの細かいデータである波形出力タ
イミングデータＰＤＡと、１個目のタイミング指定デー
タ（ＲＤＴ）ＴＡの細かいデータとを加算器Ｂ４６で加
算して得られる。図３においては、ＰＤＡが０ｎｓで、
ＴＡの細かいデータが０．２ｎｓであるため、ＤＢとし
て０．２ｎｓが得られる。次のサイクルのＤＢは、ＰＤ
Ａが０．６ｎｓで、ＴＡの細かいデータが０．２ｎｓで
あるため、合計０．８ｎｓが得られる。
【００３７】３個目の波形出力タイミングデータＤＣ
は、２個目の波形出力タイミングデータＤＢと、２個目
のタイミング指定データ（ＲＤＴ）ＴＢの細かいデータ
とを加算器Ｃ４７で加算して得られる。図３において
は、ＤＢが０．２ｎｓで、ＴＢの細かいデータが０．８
ｎｓであるため、ＤＣとして１．０ｎｓが得られる。次
のサイクルのＤＣは、ＤＢが０．８ｎｓで、ＴＢの細か
いデータが０．８ｎｓであるため、合計１．６ｎｓが得
られる。
【００３８】４個目の波形出力タイミングデータＤＤ
は、３個目の波形出力タイミングデータＤＣと、３個目
のタイミング指定データ（ＲＤＴ）ＴＣの細かいデータ
とを加算器Ｄ４８で加算して得られる。図３において
は、ＤＣが１．０ｎｓで、ＴＣの細かいデータが０．０
ｎｓであるため、ＤＤとして１．０ｎｓが得られる。次
のサイクルのＤＤは、ＤＣが１．６ｎｓで、ＴＣの細か
いデータが０．０ｎｓであるため、合計１．６ｎｓが得
られる。
【００３９】波形発生器３３は、４個の波形出力タイミ
ングパルスＰＡ、ＰＢ、ＰＣ及びＰＤを基準として、そ
れぞれに対応する４個の波形出力タイミングデータＤ
Ａ、ＤＢ、ＤＣ及びＤＤを時間に変換して加算したパル
スを発生するクロックＡ、クロックＢ、クロックＣ及び
クロックＤと、得られた４個のパルスを論理和して試験
パターン信号を発生する論理回路で構成されている。こ
のため、図３においては、各波形出力タイミングパルス
に、各波形出力タイミングデータを時間に変換して加算
し、得られたパルスを論理和した試験パターン信号を得
ることができる。
【００４０】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、従来と同等レベルのデバイスを使用して、高速の
周期発生を実現することができる。例えば、４個のテス
トパターン周期データを並列出力する場合、各並列周期
データの発生周波数が、従来と同じで、１２５ＭＨｚ、
８ｎｓ周期であったとしても、１サイクル中に４個のパ
ルスを発生することができるため、結果として、５００
ＭＨｚ、２ｎｓの周期発生回路を実現する効果がある。
【図面の簡単な説明】
【図１】本発明の回路ブロック図である。
【図２】本発明において、４個の周期データを並列出力
する場合の回路ブロック図である。
【図３】本発明において、４個の周期データを並列出力
する場合のタイミング図である。
【図４】従来の周期発生回路のブロック図である。
【図５】従来の周期発生回路のタイミング図である。
【符号の説明】
１１、２１、３１ タイミング発生器 １２、２２ パターン発生器 １３、２３、３３ 波形発生器 １８、２８、３８ 一時記憶手段 ４１ タイミング指定データ加算器 ４２ レイト ４３ ディレイＢ ４４ ディレイＣ ４５ ディレイＤ ４６ 加算器Ｂ ４７ 加算器Ｃ ４８ 加算器Ｄ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 テストパターン周期データを記憶し、シ
    ステムクロックに同期した書き込みクロックで、その周
    期データを複数ｎ個並列にタイミング指定データ（ＷＤ
    Ｔ）として一時記憶手段（２８）に書き込み動作するパ
    ターン発生器（２２）を設け、 テストパターン周期データを複数ｎ個並列に一時記憶す
    る一時記憶手段（２８）を設け、 システムクロックに同期した読み出しクロックで、複数
    ｎ個並列のテストパターン周期データをタイミング指定
    データ（ＲＤＴ）として一時記憶手段（２８）から読み
    出し、複数ｎ個並列のタイミング指定データを全て加算
    し、更に、１つ前のサイクルの加算後の細かいデータを
    加算して、その粗いデータについては基本となる１個目
    の波形出力タイミングパルスとしてパルス出力し、その
    細かいデータについては基本となる１個目の波形出力タ
    イミングデータとしてデータ出力し、 ２個目の波形出力タイミングパルスは、１個目の波形出
    力タイミングパルスを起点として、１個目のタイミング
    指定データの粗いデータの時間だけ遅延した波形出力タ
    イミングパルスをパルス出力し、その細かいデータにつ
    いては、１個目の１つ前のサイクルの加算後の細かいデ
    ータと１個目のタイミング指定データの細かいデータと
    を加算して２個目の波形出力タイミングデータとしてデ
    ータ出力し、 ３個目の波形出力タイミングパルスは、２個目の波形出
    力タイミングパルスを起点として、２個目のタイミング
    指定データの粗いデータの時間だけ遅延した波形出力タ
    イミングパルスをパルス出力し、その細かいデータにつ
    いては、２個目の波形出力タイミングデータと２個目の
    タイミング指定データの細かいデータとを加算して３個
    目の波形出力タイミングデータとしてデータ出力し、 ｎ個目の波形出力タイミングパルスは、ｎ−１個目の波
    形出力タイミングパルスを起点として、ｎ−１個目のタ
    イミング指定データの粗いデータの時間だけ遅延した波
    形出力タイミングパルスをパルス出力し、その細かいデ
    ータについては、ｎ−１個目の波形出力タイミングデー
    タとｎ−１個目のタイミング指定データの細かいデータ
    とを加算してｎ個目の波形出力タイミングデータとして
    データ出力するタイミング発生器（２１）を設け、 複数ｎ個の波形出力タイミングパルスを基準として、そ
    れぞれに対応する複数ｎ個の波形出力タイミングデータ
    を時間に変換して加算し、得られた複数ｎ個のパルスを
    論理和して試験パターン信号を発生する波形発生器（２
    ３）を設けた、 ことを特徴とする半導体試験装置における周期発生回
    路。
  2. 【請求項２】 タイミング発生器（３１）は、４個のタ
    イミング指定データ（ＲＤＴ）であるＴＡ、ＴＢ、Ｔ
    Ｃ、ＴＤを加算し、レイト（４２）に加算結果を出力す
    るタイミング指定データ加算器（４１）を設け、 １つ前のサイクルの細かいデータである波形出力タイミ
    ングデータＰＤＡを加算機Ｂ（４６）に出力し、上記Ｐ
    ＤＡとタイミング指定データ加算機（４１）の出力とを
    加算し、その粗いデータについては基本となる１個目の
    波形出力タイミングパルスＰＡとしてパルス出力し、そ
    の細かいデータについては基本となる１個目の波形出力
    タイミングデータＤＡとしてデータ出力し、基本となる
    １個目の波形出力タイミングパルスＰＡと同期したシス
    テムクロック及び読み出しクロックを出力するレイト
    （４２）を設け、 １個目の波形出力タイミングパルスＰＡを起点として、
    １個目のタイミング指定データ（ＲＤＴ）ＴＡの粗いデ
    ータの時間だけ遅延した波形出力タイミングパルスＰＢ
    をパルス出力するディレイＢ（４３）を設け、 ２個目の波形出力タイミングパルスＰＢを起点として、
    ２個目のタイミング指定データ（ＲＤＴ）ＴＢの粗いデ
    ータの時間だけ遅延した波形出力タイミングパルスＰＣ
    をパルス出力するディレイＣ（４４）を設け、 ３個目の波形出力タイミングパルスＰＣを起点として、
    ３個目のタイミング指定データ（ＲＤＴ）ＴＣの粗いデ
    ータの時間だけ遅延した波形出力タイミングパルスＰＤ
    をパルス出力するディレイＤ（４５）を設け、 １つ前のサイクルの細かいデータである波形出力タイミ
    ングデータＰＤＡと、１個目のタイミング指定データ
    （ＲＤＴ）ＴＡの細かいデータとを加算して、２個目の
    波形出力タイミングデータＤＢを出力する加算機Ｂ（４
    ６）を設け、 ２個目の波形出力タイミングデータＤＢと、２個目のタ
    イミング指定データ（ＲＤＴ）ＴＢの細かいデータとを
    加算して、３個目の波形出力タイミングデータＤＣを出
    力する加算機Ｃ（４７）を設け、 ３個目の波形出力タイミングデータＤＣと、３個目のタ
    イミング指定データ（ＲＤＴ）ＴＣの細かいデータとを
    加算して、４個目の波形出力タイミングデータＤＤを出
    力する加算機Ｄ（４８）を設けた、 ことを特徴とする請求項１記載の半導体試験装置におけ
    る周期発生回路。
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