KR100601309B1 - 고속의 데이터를 처리할 수 있는 메모리 제어장치 - Google Patents

Abstract

입력 데이터의 입력 속도보다 느린 처리 속도를 갖는 메모리로 고속의 데이터를 처리할 수 있는 메모리 제어 장치가 개시된다. 클럭 발생부는 메인 클럭신호를 데이터 공급 클럭신호에 따라 일정 주기로 분주한 적어도 하나 이상의 제1 기준 클럭신호와 적어도 하나 이상의 제2 기준 클럭신호를 발생하고, 데이터 래칭부는 제1 기준 클럭신호를 제공받아 입력 데이터를 메모리의 처리 속도에 응답하여 적어도 하나 이상의 데이터 그룹신호로 분리 출력하며, 데이터 지연부는 제2 기준 클럭신호를 제공받아 분리된 각각의 데이터 그룹신호를 소정 시간 동안 지연시키고, 지연된 각각의 데이터 그룹신호를 동일 시간에 동기시켜 메모리에 출력한다. 그 결과 메모리의 데이터 처리 속도가 입력되는 데이터의 속도보다 느리더라도 메모리의 데이터 처리에는 영향을 주지 않고 정상적으로 동작시킬 수 있다.

메모리 제어, 데이터 래치, 지연기, 데이터 그룹화, 신호동기, 신호분주

Description

고속의 데이터를 처리할 수 있는 메모리 제어장치{MEMORY CONTROL DEVICE CAPABLE OF PROCESSING HIGH SPEED DATA}

도 1은 본 발명의 실시예에 의한 고속 데이터를 처리할 수 있는 메모리 제어 장치의 블럭도이다.

도 2는 도 1에서 데이터 래칭부의 래치가 2개일 때 각 블럭으로부터 출력되는 신호의 파형도이다.

도 3은 도 1에서 데이터 래칭부가 3개일 때 각 블럭으로부터 출력되는 신호의 파형도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 클럭 발생부 110 : 제1 기준 클럭신호

120 : 제2 기준 클럭신호 200 : 데이터 래칭부

210, 220, ..., 2n0 : 래치 300 : 데이터 지연부

310, 320, ..., 3n-10 : 지연기 400 : 메모리부

본 발명은 메모리 제어 장치에 관한 것으로, 보다 상세하게는 메모리의 데이 터 처리 속도보다 고속으로 입력되는 데이터를 처리할 수 있는 메모리 제어 장치에 관한 것이다.

일반적으로 데이터를 처리하는 시스템에 있어서, 내장된 메모리의 읽기/쓰기(Read/Write) 처리 속도는 입력 데이터의 입력 속도보다 빨라야만 정상적으로 데이터를 처리할 수 있다.

그러나 고속의 데이터를 처리해야 하는 경우, 특히 데이터의 입력 속도가 메모리의 읽기/쓰기(R/W) 처리 속도보다 큰 경우에는 메모리 디바이스를 바꾸어서 설계해야 하는 어려움이 있고, 또한 기존의 메모리를 사용하지 못하는 비경제적인 측면이 뒤따르게 되는 문제점이 있다.

이에 본 발명의 목적은 기존에 사용하는 메모리 디바이스를 사용하고, 메모리의 데이터 처리속도보다 입력 속도가 빠른 데이터를 제공받더라도 정상적으로 연산 처리를 할 수 있도록 제어하는 메모리 제어 장치를 제공하는데 있다.

이러한 목적을 달성하기 위하여 본 발명에 따른 메모리 제어장치는, 입력 데이터를 분리하고, 분리된 데이터 그룹을 지연시키고, 지연된 데이터 그룹을 동일 시간에 동기시켜 메모리에 입력시킨다.

본 발명의 특징에 따른 메모리 제어 장치는

데이터 공급 클럭신호의 공급에 응답하여 메인 클럭신호를 상기 입력 데이터의 입력 속도와 메모리 처리 속도의 차이에 따라 일정 주기로 분주한 N개의 제1 기준 클럭신호 및 적어도 하나 이상의 제2 기준 클럭신호를 발생하는 클럭 발생부; N개의 래치로 구성되고, 상기 각각의 래치가 해당하는 제1 기준 클럭신호에 따라 입력 데이터를 래치시켰다가 출력함으로써 상기 입력 데이터를 N개의 데이터 그룹 신호로 분리 출력하는 데이터 래칭부; 및 적어도 하나 이상의 지연기로 구성되고, 상기 지연기는 상기 각각의 데이터 그룹신호를 지연시켰다가 상기 제2 기준 클럭신호에 따라 동일 시간에 동기시켜 상기 메모리에 출력하는 데이터 지연부로 이루어진다.

본 발명에 의하면, 메모리의 데이터 처리 속도가 입력되는 데이터의 속도보다 뒤지더라도 메모리의 데이터 처리에는 영향을 주지 않게 할 수 있다.

그러면, 통상의 지식을 지닌 자가 본 발명을 용이하게 실시할 수 있도록 실시예에 관해 설명하기로 한다.

도 1은 본 발명의 실시예에 의한 고속 데이터를 처리할 수 있는 메모리 제어 장치의 블럭도이다.

도 1을 참조하면, 고속 데이터를 처리할 수 있는 메모리 제어 장치는 클럭 발생부(100), 데이터 래칭부(200), 데이터 지연부(300), 그리고 메모리부(400)로 구성된다.

클럭 발생부(100)는 데이터 공급 클럭신호에 따라 외부로부터 제공되는 메인 클럭(main clock)신호를 일정 사이클로 분주한 적어도 하나 이상의 제1 기준 클럭을 데이터 래칭부(200)에 제공하고, 또한 적어도 하나 이상의 제2 기준 클럭을 데 이터 지연부(300)에 제공한다.

데이터 래칭부(200)는 복수의 래치(210, 220, ... , 2n0)로 구성되며, 제1 기준 클럭신호(110)에 따라, 입력 데이터를 메모리의 처리 속도에 응답하여 일정 데이터 그룹신호로 분리하여 데이터 지연부(300)에 출력한다.

이를 보다 상세히 설명하면, 다음과 같다.

래치(210)는 제1 기준 클럭신호(110)의 제1신호(CLK1)를 제공받아 제1신호의 1주기 동안 현재 입력되는 데이터를 래칭하고, 1주기가 종료하는 순간 래칭된 입력데이터를 데이터 지연부에 제공하고, 2주기가 턴온되는 순간 현재 입력되는 데이터를 래칭하는 동작을 반복한다.

또한 래치(220)는 제1 기준 클럭신호(110)의 제2신호(CLK2)를 제공받아 제2신호의 1주기 동안 현재 입력되는 데이터를 래칭하고 1주기가 종료하는 순간 래칭된 입력 데이터를 데이터 지연부(200)에 제공한다.

이와 같은 반복 동작을 통해 데이터 래칭부(200)는 입력 데이터를 클럭 발생부(100)로부터 제공되는 제1 기준 클럭신호의 수만큼의 데이터 그룹으로 분리 출력할 수 있다.

데이터 지연부(300)는 복수의 지연기(310, 320, ..., 3n0)로 구성되어, 클럭 발생부(100)로부터 출력되는 제2 기준 클럭신호(120)에 따라, 분리된 데이터 그룹신호(D1, D2, ..., Dn-1)의 각각을 소정 시간 동안 지연시킨 후 지연된 데이터 그룹신호 각각을 동일 시간에 동기시켜 메모리부(400)에 출력한다.

위에 기술한 바와 같이, 본 발명의 실시예에서는 데이터 래칭부(200)에 구성 된 래치의 수는 데이터 지연부(300)에 구성된 지연기의 수보다 하나 많게 구성되어 있고, 데이터 지연부(300)의 최종단인 지연기의 지연 동작 종료와 함께 이전 단의 지연기가 출력 데이터를 출력하는 구조로 되어 있으므로 메모리부(400)에 공급되는 출력 데이터는 동일 시간에 동기되어 입력됨을 알 수 있다.

그러나, 최종단인 지연기의 후속 단에 데이터 그룹을 입력과 함께 바로 바이패스시켜 출력하는 지연기를 추가하더라도 본 발명의 목적을 달성하는 데 문제가 되지 않음을 알 수 있다.

도 2는 상기한 도 1에서 데이터 래칭부(200)의 래치가 2개일 때 각 블럭으로부터 출력되는 신호의 파형도이다.

이하, 첨부한 도 1과 도 2를 참조로 하여 본 발명의 동작을 보다 상세히 설명한다.

도 2에 도시된 메인 클럭신호(Main clock)가 클럭 발생부(100)에 인가되면, 데이터 래칭부(200)의 래치를 2개로 가정하였으므로, 클럭 발생기(100)는 제1 기준 클럭신호(110)의 제1신호(CLK1), 즉 2분주된 제1신호(CLK1)를 래치(210)에 인가하고, 또한 제1 기준 클럭신호(110)의 제2신호(CLK2), 즉 2분주된 제2신호(CLK2)를 래치(220)에 각각 인가한다.

래치(210)는 제1 기준 클럭신호(110)의 제1신호(CLK1)에 응답하여 입력되는 입력 데이터(input data)를 1주기 동안 래치하고 있다가, 1주기가 종료되는 시점에 래칭된 입력 데이터를 데이터 지연부(300)의 지연기(310)에 제공하고, 그때 입력되는 입력 데이터를 1주기 동안 래칭하는 동작을 반복한다.

지연기(310)는 래치(210)로부터 래칭신호(D1)를 제공받고, 제2 기준 클럭신호(120)의 제1신호(CLK11)에 응답하여 데이터 그룹신호(OUT1)를 메모리(400)에 출력한다.

마찬가지로 래치(220)는 제1 기준 클럭신호(110)의 제2신호(CLK2)에 따라 입력되는 입력 데이터를 1주기 동안 래치하고 있다가, 1주기가 종료되는 시점에 래칭된 입력 데이터를 메모리(400)에 출력하고, 그때 입력되는 입력 데이터를 1주기 동안 래칭하는 동작을 반복한다.

첨부한 도 2를 참조하면, 메모리(400)에 제공되는 데이터 그룹신호(OUT1, OUT2)는 동일 시간에 동기되어 입력되는 것을 알 수 있다.

도 3은 도 1에서 데이터 래칭부가 3개일 때 각 블럭으로부터 출력되는 신호의 파형도이다.

이 경우에는 단지 래치가 3개로 구성된 경우이므로, 지연기의 수는 한 개에서 두 개로 구성될 것이고, 메모리(400)에 인가되는 데이터 그룹신호 역시 두 개에서 세 개로 구성될 것이다.

그 결과, 제1 기준 클럭신호(110)의 제1신호(CLK1)는 3분주되어 인가되고, 메모리에 인가되는 세 개의 데이터 그룹신호는 동일 시간에 동기되어 입력될 것이다.

이상 설명한 바와 같이, 기존의 클럭과 동기되어 입력되어 들어오는 데이터의 주기를 T라 하고, 메모리의 처리 속도가 N배 느리다고 가정하여 기존의 메모리 처리시간의 주기를 NT라고 하면, 데이터 입력단에 N개의 데이터 래치를 넣어서 N개 의 데이터 군으로 처리한다.

이렇게 처리된 데이터는 후속단인 데이터 지연부를 거쳐서 N번째 데이터가 출력되는 시점에 맞추어서 동시에 출력되도록 한다. 여기서, 표시한 데이터 래치부와 데이터 지연부는 데이터 그룹에 따라 각각 그 구현 방법이 상이하고, 이들에 공급되는 기준 클럭도 각기 달라야 한다.

이러한 기준 클럭의 공급은 데이터 공급 클럭에 따라 발생되며, 메모리에 최종 출력되는 데이터 그룹신호는 입력데이터의 입력속도보다 느린 처리속도로도 충분히 처리될 수 있게 된다.

향후의 추세는 음성, 영상 등의 크기가 큰 데이터를 처리해야 하는 응용 사례가 증가하는 경향이므로 이를 실시간으로 구현하기 위해서는 더 빠른 데이터 비를 구현한 칩 세트들이 계속 공급되고 있다. 그러므로 이들을 기존의 메모리 소자로 구현하는 본 발명은 그 효율성이 증대될 것으로 추측된다.

이상 설명한 바와 같이, 본 발명에 따라 입력 데이터를 분리하고, 분리된 데이터 그룹을 지연시키고, 지연된 데이터 그룹을 동일 시간에 동기시켜 메모리에 입력시킴으로써, 메모리의 데이터 처리 속도가 입력 데이터의 입력 속도보다 느리더라도 메모리의 데이터 처리에는 영향을 주지 않게 할 수 있다.

또한, 메모리에 인가되는 다수의 데이터가 동기되어 동시에 출력됨으로써, 메모리의 어드레스부를 공유할 수 있고, 또한 메모리의 여러 가지 제어신호를 공유할 수 있어 회로 설계가 효율적으로 이루어진다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

1. 입력 데이터의 입력 속도보다 N배 느린 처리 속도로 상기 입력 데이터를 처리하는 메모리를 구비한 디지털 시스템의 메모리 제어장치에 있어서,

   데이터 공급 클럭신호의 공급에 응답하여 메인 클럭신호를 상기 입력 데이터의 입력 속도와 메모리 처리 속도의 차이에 따라 일정 주기로 분주한 N개의 제1 기준 클럭신호 및 적어도 하나 이상의 제2 기준 클럭신호를 발생하는 클럭 발생부;

   N개의 래치로 구성되고, 상기 각각의 래치가 해당하는 제1 기준 클럭신호에 따라 입력 데이터를 래치시켰다가 출력함으로써 상기 입력 데이터를 N개의 데이터 그룹 신호로 분리 출력하는 데이터 래칭부; 및

   적어도 하나 이상의 지연기로 구성되고, 상기 지연기는 각각의 데이터 그룹신호를 지연시켰다가 상기 제2 기준 클럭신호에 따라 동일 시간에 동기시켜 상기 메모리에 출력하는 데이터 지연부를 구비하는 것을 특징으로 하는 메모리 제어장치.
2. 제1항에 있어서, 상기 제1 기준 클럭신호는 상기 제2 기준 클럭신호보다 하나 더 많은 것을 특징으로 하는 메모리 제어장치.
3. 제1항에 있어서, 상기 일정 주기는 상기 래칭부의 래치 수에 비례하는 것을 특징으로 하는 메모리 제어 장치.

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