JPH04199314A - Ｌｓｉ回路 - Google Patents
Ｌｓｉ回路Info
- Publication number
- JPH04199314A JPH04199314A JP2331331A JP33133190A JPH04199314A JP H04199314 A JPH04199314 A JP H04199314A JP 2331331 A JP2331331 A JP 2331331A JP 33133190 A JP33133190 A JP 33133190A JP H04199314 A JPH04199314 A JP H04199314A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- lsi
- data
- circuit
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＬＳＩ回路に関し、特に同期処理をｉ−ｊう装
置内に設けられ、複数のＬＳＩにより構成されるＬＳＩ
回路に関する。
置内に設けられ、複数のＬＳＩにより構成されるＬＳＩ
回路に関する。
従来技術
一般に、同期処理を行う装置内には、装置内の各機能を
実現するためのＬＳＩが多数設けられている。その複数
のＬＳＩのすへてか同期１．て処理を行うため、通’；
’ｔ’＋、クロックパルスがｇｔ、ｓ＋のクロゾク端ｒ
−に入力されている。また、データの先頭位置を識別す
るため、外部からフレームパルスか入力されている。
実現するためのＬＳＩが多数設けられている。その複数
のＬＳＩのすへてか同期１．て処理を行うため、通’；
’ｔ’＋、クロックパルスがｇｔ、ｓ＋のクロゾク端ｒ
−に入力されている。また、データの先頭位置を識別す
るため、外部からフレームパルスか入力されている。
その従来のＬＳＩ回路について第２図を用いて１悦明す
る。
る。
第２図は従来のＬＳＩ回路のｆｆ＋’＋成を示すブロッ
ク図である。図において、１．．５１回路は、ｎ個のＬ
ＳＩＩ〜ｎを含んで構成されている。なお、１００はデ
ータ、２００−・２Ｏｎ−１はフレームパルス、３００
はクロックである。
ク図である。図において、１．．５１回路は、ｎ個のＬ
ＳＩＩ〜ｎを含んで構成されている。なお、１００はデ
ータ、２００−・２Ｏｎ−１はフレームパルス、３００
はクロックである。
つまり、装置内で統一されたクロック３０（）と外部か
らのフレ−ムパルスを、各ＬＳＩか受ｆｉｇ Ｌ、クロ
ック３００のタイミングを基にデータの処理を行ってい
たのである。
らのフレ−ムパルスを、各ＬＳＩか受ｆｉｇ Ｌ、クロ
ック３００のタイミングを基にデータの処理を行ってい
たのである。
上述した従来のＬＳＩ回路では、ＬＳＩ内部の現Ｆ桑か
大きくなるにつれ、内部回路に分配するクロック信号線
数か増え、人カクロソク信号をハソファ、’ｆ−１−等
に通ず数がそれたけ多段になる。
大きくなるにつれ、内部回路に分配するクロック信号線
数か増え、人カクロソク信号をハソファ、’ｆ−１−等
に通ず数がそれたけ多段になる。
しかし、通常ハソファ、ゲート等には遅延量があるため
、多段に通せば通すほどＬＳＩ内部の動作クロック信号
は遅れ、処理されるデータ信号とクロック信号との各Ｌ
ＳＩ間での位相管理が困難になるいう欠点があった。
、多段に通せば通すほどＬＳＩ内部の動作クロック信号
は遅れ、処理されるデータ信号とクロック信号との各Ｌ
ＳＩ間での位相管理が困難になるいう欠点があった。
すなわち、データ、クロック及びフレームパルスの関係
が示されている第４図を参照すると、最前段のＬＳｌｌ
への入力データ１００に対して、出力データは遅延時間
Ｔ Ｉ）たけ遅れて次段へ送出される。この遅延時間Ｔ
Ｉ）は、高速になればなるはと、あるいは処理回路の
規模か大きくなればなるほど人きくなり、位相盾理か困
難となる。つまり、データについて、フレームに対する
位相およびクロックに対する位相を合わせるのか困難で
あるという欠点がある。
が示されている第４図を参照すると、最前段のＬＳｌｌ
への入力データ１００に対して、出力データは遅延時間
Ｔ Ｉ）たけ遅れて次段へ送出される。この遅延時間Ｔ
Ｉ）は、高速になればなるはと、あるいは処理回路の
規模か大きくなればなるほど人きくなり、位相盾理か困
難となる。つまり、データについて、フレームに対する
位相およびクロックに対する位相を合わせるのか困難で
あるという欠点がある。
発明の目的
本発明は上述した従来の欠点を解決するためになされｔ
こものであり、そのＥ Ｉ白はデータ１こついて、フレ
ームに対する位相及びタロツクに対する位相を確実に合
わせて動作することができるＬＳＩ回路を提１（（する
ことである。
こものであり、そのＥ Ｉ白はデータ１こついて、フレ
ームに対する位相及びタロツクに対する位相を確実に合
わせて動作することができるＬＳＩ回路を提１（（する
ことである。
発明の構成
本発明によるＬＳＩ回路は、前段からのクロック及びデ
ータを入力とし、自段から出力されるクロック及びデー
タを後段へ順次伝達する複数個のＬ Ｓ Ｉと、前記複
数個のＬＳＩの最後段から出力されるデータを、前記複
数のＬＳＩの最前段に入力されるクロックに同期して出
力する出力制御回路とを６゛することを特徴とする。
ータを入力とし、自段から出力されるクロック及びデー
タを後段へ順次伝達する複数個のＬ Ｓ Ｉと、前記複
数個のＬＳＩの最後段から出力されるデータを、前記複
数のＬＳＩの最前段に入力されるクロックに同期して出
力する出力制御回路とを６゛することを特徴とする。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明によるＬＳＩ回路の一実施例の構成を示
すブロック図であり、第２図と同笠部分は同一符号によ
り示されている。図において、本実施例のＬＳＩ回路は
、最後段（最終段）にクロック乗せ換え回路５０が付加
されている。また、クロック３００は最前段のＬＳｌｌ
及び最後段のクロック乗せ換え回路５０にのみ入力され
、他のし５１２〜日には入力されない。さらにまた、フ
レームパルス２００かＬＳＩＩに入力される他、フレー
ムパルス４０１がクロック乗せ換え回路５０に入力され
ている。
すブロック図であり、第２図と同笠部分は同一符号によ
り示されている。図において、本実施例のＬＳＩ回路は
、最後段（最終段）にクロック乗せ換え回路５０が付加
されている。また、クロック３００は最前段のＬＳｌｌ
及び最後段のクロック乗せ換え回路５０にのみ入力され
、他のし５１２〜日には入力されない。さらにまた、フ
レームパルス２００かＬＳＩＩに入力される他、フレー
ムパルス４０１がクロック乗せ換え回路５０に入力され
ている。
そして、各ＬＳＩ間では最前段のＬＳＩ】への入力デー
タか順次入力データ１０１ 、 １０２ 、・−・。
タか順次入力データ１０１ 、 １０２ 、・−・。
１０ｎとして伝達されるとき、クロック３０１ 、３０
２ 。
２ 。
・・・・−１３０ｎ及びフレームパルス２０１ 、２０
２ 、 ・、２０口も順次後段へと伝達される。
２ 、 ・、２０口も順次後段へと伝達される。
次に、クロック乗せ換え回路５０の内部構成に−）いて
説明する。第３図は第１図におけるクロック乗ぜ換え回
路５０の内部構成を示すブロック図である。
説明する。第３図は第１図におけるクロック乗ぜ換え回
路５０の内部構成を示すブロック図である。
まず、第３図（ａ）にはラッチ回路を２つ用いる場合の
（Ｍ成例が示されており、ラッチ回路５１及び５２の他
に、シフトレジスタ５３と、セレクタ５４と、２つのパ
ルス発生回路（ＰＧ）５５及び５６とを含んで構成され
てる。
（Ｍ成例が示されており、ラッチ回路５１及び５２の他
に、シフトレジスタ５３と、セレクタ５４と、２つのパ
ルス発生回路（ＰＧ）５５及び５６とを含んで構成され
てる。
かかる構成によれば、シフ（・レジスタ５３を介して、
フレームパルス２０ｎ及びクロック３０ｎを入力とする
パルス発生回路５５の出力に応して入力データ＋００が
ラッチ回路５］に保持される。一方、このランチ回路５
１への保持タイミングとは非同期に、フレームパルス４
０１及びクロック３００を入力とするパルス発生回路５
６の出力に応してラッチ回路５］の出力かラッチ回路５
２に保１４１ｆされ、セレクタ５４によって選択されて
出力データ４０２として送出される。つまり、最前段の
ＬＳＩから最後段のＬＳＩへ伝達される間の位相差を、
このクロック乗せ換え回路５０て吸収しているのである
。すなわち、出力データ４０２は、最前段のＬＳＩへの
クロック３００に同期して送出されることになる。
フレームパルス２０ｎ及びクロック３０ｎを入力とする
パルス発生回路５５の出力に応して入力データ＋００が
ラッチ回路５］に保持される。一方、このランチ回路５
１への保持タイミングとは非同期に、フレームパルス４
０１及びクロック３００を入力とするパルス発生回路５
６の出力に応してラッチ回路５］の出力かラッチ回路５
２に保１４１ｆされ、セレクタ５４によって選択されて
出力データ４０２として送出される。つまり、最前段の
ＬＳＩから最後段のＬＳＩへ伝達される間の位相差を、
このクロック乗せ換え回路５０て吸収しているのである
。すなわち、出力データ４０２は、最前段のＬＳＩへの
クロック３００に同期して送出されることになる。
また、第３図（ｂ）には、他の例としてメモリを用いる
場合の（８成か示されている。これは、通、ｐｉ、エラ
スティックス］・ア（ｌ：１ａｓＬｉｃ ５ｔｏｒｅ
）と呼ばれている゛ものであり、フレームパルス２０ｎ
及びクロック３０ｎを入力とするパルス発４１１回路５
８の出力によりメモリ５７に入力データ１００が書込ま
れる。また、この書込みタイミングとは非同期に、フレ
ームパルス４０１及びクロック３００を入力とするパル
ス発生回路５つの出力によりメモリ５７からデータが読
出され、出力データ４０２として送出される。つまり、
メモリ５７の書込み制御端子ＷＥ及び書込みアドレス端
子ＷＡにパルス発生回路５８の出力を入力し、メモリ５
７の読出し制御端子ＯＥ及び読出しアドレス端子ＲＡに
パルス発生回路５９の出力を入力しているため、書込み
と読出しとが非同期に行われ、最前段から最後段へ伝達
される間の位相差を、このクロック乗せ換え回路５０て
吸収しているのである。
場合の（８成か示されている。これは、通、ｐｉ、エラ
スティックス］・ア（ｌ：１ａｓＬｉｃ ５ｔｏｒｅ
）と呼ばれている゛ものであり、フレームパルス２０ｎ
及びクロック３０ｎを入力とするパルス発４１１回路５
８の出力によりメモリ５７に入力データ１００が書込ま
れる。また、この書込みタイミングとは非同期に、フレ
ームパルス４０１及びクロック３００を入力とするパル
ス発生回路５つの出力によりメモリ５７からデータが読
出され、出力データ４０２として送出される。つまり、
メモリ５７の書込み制御端子ＷＥ及び書込みアドレス端
子ＷＡにパルス発生回路５８の出力を入力し、メモリ５
７の読出し制御端子ＯＥ及び読出しアドレス端子ＲＡに
パルス発生回路５９の出力を入力しているため、書込み
と読出しとが非同期に行われ、最前段から最後段へ伝達
される間の位相差を、このクロック乗せ換え回路５０て
吸収しているのである。
第１図に戻り、本実施例のＬＳＩ回路の動作について説
明する。各ＬＳＩは、前段から入力されたクロック及び
データの先頭を示すフレームパルスに基づいてデータを
処理し、その処理後のデータにクロック及びフレームパ
ルスを付加して後段へ送出する。つまり、最前段（初段
）のＬＳＩＩは、装置内の統一されたクロック３００に
より処理され、ＬＳＩ２〜ｎは前段のＬＳＩから送出さ
れるクロックにより処理される。
明する。各ＬＳＩは、前段から入力されたクロック及び
データの先頭を示すフレームパルスに基づいてデータを
処理し、その処理後のデータにクロック及びフレームパ
ルスを付加して後段へ送出する。つまり、最前段（初段
）のＬＳＩＩは、装置内の統一されたクロック３００に
より処理され、ＬＳＩ２〜ｎは前段のＬＳＩから送出さ
れるクロックにより処理される。
そして、クロック乗せ換え回路５０では、上述にように
フレームパルス２０ｎ及びクロック３０１１と、フレー
ムパルス４０１及びクロック３００を入力とし、ＬＳＩ
ｎから送出されたデータにかかるＬＳｌｎ段分の遅延差
を吸収した後、フレームパルス４０１のタイミングにデ
ータの先頭を合わせて送出する。
フレームパルス２０ｎ及びクロック３０１１と、フレー
ムパルス４０１及びクロック３００を入力とし、ＬＳＩ
ｎから送出されたデータにかかるＬＳｌｎ段分の遅延差
を吸収した後、フレームパルス４０１のタイミングにデ
ータの先頭を合わせて送出する。
これにより、位相か確実に合うのである。
次に、以上の動作について第５図を用いて説明する。図
には、第１図の各部の信号か示されている。図において
、２００ 、２０１ 、２０１，４０１かフレームパル
ス、３０１１ 、３０１ 、３０ｎがクロックパルス、
１００ 、１０１ 、１Ｏｎ 、 ４０２がデータてあ
り、第１図の各部の信号にχ・ｊ応している。
には、第１図の各部の信号か示されている。図において
、２００ 、２０１ 、２０１，４０１かフレームパル
ス、３０１１ 、３０１ 、３０ｎがクロックパルス、
１００ 、１０１ 、１Ｏｎ 、 ４０２がデータてあ
り、第１図の各部の信号にχ・ｊ応している。
図に示されているように、最前段のＬＳＩにはフレーム
パルス２００．クロック３００及びデータ１００か入力
され、所定の処理後、次段のＬＳＩにフレームパルス２
０１．クロック３０１及びデータ＋０１か入力される。
パルス２００．クロック３００及びデータ１００か入力
され、所定の処理後、次段のＬＳＩにフレームパルス２
０１．クロック３０１及びデータ＋０１か入力される。
同様に、各ＬＳＩにはフレームパルス、クロック及びデ
ータが同期して入力されることになる。そして、最後段
のＬＳＩからはフレームパルス２０口、クロック３０口
及びデータ１０１】が同期して出力される。
ータが同期して入力されることになる。そして、最後段
のＬＳＩからはフレームパルス２０口、クロック３０口
及びデータ１０１】が同期して出力される。
ここて、各ＬＳＩから送出されるフレームパルス、クロ
ック及びデータは、装置内のＭｌクロック３００に対し
て位相がズしている（ｔ］、ｔ２参照）。しかしながら
、クロック乗せ換え回路５０が（＝Ｉ加されているため
、最終的な出力は、フレームパルス、クロック及びデー
タの位相がクロック３００と一致するものとなる（ｔ３
参照）。これは、最前段への大力クロック３００を最後
段たるクロック乗せ換え回路５０にも入力しているから
に他ならない。
ック及びデータは、装置内のＭｌクロック３００に対し
て位相がズしている（ｔ］、ｔ２参照）。しかしながら
、クロック乗せ換え回路５０が（＝Ｉ加されているため
、最終的な出力は、フレームパルス、クロック及びデー
タの位相がクロック３００と一致するものとなる（ｔ３
参照）。これは、最前段への大力クロック３００を最後
段たるクロック乗せ換え回路５０にも入力しているから
に他ならない。
なお、ＬＳＩのみならず、各種の回路ブロックについて
も本発明が適用できることは明らかである。
も本発明が適用できることは明らかである。
発明の効果
以」二説明したように本発明は、各ＬＳＩからのデータ
出力と共にフレームパルス、クロックも付加して出力し
、かつ最後段のＬＳＩの後にクロック乗せ換え回路を設
けることにより、各ＬＳＩ内でのクロックの遅延を気に
せずにＬＳＩ間のデータ信号の通信が行えるという効果
がある。
出力と共にフレームパルス、クロックも付加して出力し
、かつ最後段のＬＳＩの後にクロック乗せ換え回路を設
けることにより、各ＬＳＩ内でのクロックの遅延を気に
せずにＬＳＩ間のデータ信号の通信が行えるという効果
がある。
第１図は本発明の実施例によるＬＳＩ回路の構成を示す
ブロック図、第２図は従来のＬＳＩ回路の構成を示すブ
ロック図、第３図は第１図中のクロック乗せ換え回路の
内部構成例を示すプロ、り図、第４図は第λ図の動イ′
１を示すタイムチャー１・、第５図は第１図の動作を示
すタイムチャー１・である。 主要部分のｎ号の説明 １、２．−、 ｎ−−ＬＳ Ｉ ５０ ・・クロック乗せ換え回路 １００ ・データ ２０１１ 、４０１・ ・フレームパルス３００ ・
・・クロック
ブロック図、第２図は従来のＬＳＩ回路の構成を示すブ
ロック図、第３図は第１図中のクロック乗せ換え回路の
内部構成例を示すプロ、り図、第４図は第λ図の動イ′
１を示すタイムチャー１・、第５図は第１図の動作を示
すタイムチャー１・である。 主要部分のｎ号の説明 １、２．−、 ｎ−−ＬＳ Ｉ ５０ ・・クロック乗せ換え回路 １００ ・データ ２０１１ 、４０１・ ・フレームパルス３００ ・
・・クロック
Claims (1)
- （１）前段からのクロック及びデータを入力とし、自段
から出力されるクロック及びデータを後段へ順次伝達す
る複数個のＬＳＩと、前記複数個のＬＳＩの最後段から
出力されるデータを、前記複数のＬＳＩの最前段に入力
されるクロックに同期して出力する出力制御回路とを有
することを特徴とするＬＳＩ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331331A JPH04199314A (ja) | 1990-11-29 | 1990-11-29 | Ｌｓｉ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331331A JPH04199314A (ja) | 1990-11-29 | 1990-11-29 | Ｌｓｉ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199314A true JPH04199314A (ja) | 1992-07-20 |
Family
ID=18242491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331331A Pending JPH04199314A (ja) | 1990-11-29 | 1990-11-29 | Ｌｓｉ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199314A (ja) |
-
1990
- 1990-11-29 JP JP2331331A patent/JPH04199314A/ja active Pending
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