JP2589884B2 - ビットサーチ回路 - Google Patents
ビットサーチ回路Info
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- JP2589884B2 JP2589884B2 JP3027136A JP2713691A JP2589884B2 JP 2589884 B2 JP2589884 B2 JP 2589884B2 JP 3027136 A JP3027136 A JP 3027136A JP 2713691 A JP2713691 A JP 2713691A JP 2589884 B2 JP2589884 B2 JP 2589884B2
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Description
【０００１】
【産業上の利用分野】本発明は、ループ状にデータ内ビ
ットを検索するビットサーチ回路に関するものである。
ットを検索するビットサーチ回路に関するものである。
【０００２】
【従来の技術】従来より、ビットサーチ回路は多用され
ているが、その機能はデータのＬＳＢ、またはＭＳＢか
ら論理値１または０のビットを検索し、最初に検索した
ビット位置のみを出力するものや同期信号により該当ビ
ットを順次検索していくものであり、最終ビットまで検
索を終えると一連の検索動作を終了させる構成である
が、単にデータ内のビット情報を一回のみ得られれば良
い場合は、非常に有効な構成であった。これはビットサ
ーチするデータが一回使用するだけで書き換えられた
り、ビットサーチの対象となるデータが変わる場合が多
いためであった。
ているが、その機能はデータのＬＳＢ、またはＭＳＢか
ら論理値１または０のビットを検索し、最初に検索した
ビット位置のみを出力するものや同期信号により該当ビ
ットを順次検索していくものであり、最終ビットまで検
索を終えると一連の検索動作を終了させる構成である
が、単にデータ内のビット情報を一回のみ得られれば良
い場合は、非常に有効な構成であった。これはビットサ
ーチするデータが一回使用するだけで書き換えられた
り、ビットサーチの対象となるデータが変わる場合が多
いためであった。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のビットサーチ回路は、バンクレジスタの切り
換え回路として使用することができなかった。
うな従来のビットサーチ回路は、バンクレジスタの切り
換え回路として使用することができなかった。
【０００４】すなわち、バンクレジスタの切り換え回路
としてビットサーチ回路を使用した場合、同じデータに
対してビット情報を何回も得る必要があるが、従来のビ
ットサーチでは再度検索を開始させる処理が必要になり
オーバーヘッドが生じたり、一回のデータ検索で得られ
た情報を一時保持する必要があった。
としてビットサーチ回路を使用した場合、同じデータに
対してビット情報を何回も得る必要があるが、従来のビ
ットサーチでは再度検索を開始させる処理が必要になり
オーバーヘッドが生じたり、一回のデータ検索で得られ
た情報を一時保持する必要があった。
【０００５】本発明は上記課題を解決するもので、ルー
プ状にデータ内ビットを検索するビットサーチ回路を提
供することを目的としている。
プ状にデータ内ビットを検索するビットサーチ回路を提
供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、本発明のビットサーチ回路は、選択信号生
成回路、選択回路およびフリップフロップ回路からなる
単位ステージを複数段リング状に接続してなり、選択信
号生成回路は前段の単位ステージから出力された選択信
号を受け取り、フリップフロップ回路の出力データが”
１”のときまたは単位ステージの入力データが”０”か
つ前記前段の単位ステージの選択信号が”１”のときは
選択信号”１”を次段の単位ステージへの選択信号とし
て出力し、単位ステージの出力データが”０”かつ前段
の単位ステージの選択信号が”０”のときまたは単位ス
テージの入力データが”１”かつ出力データが”０”の
とき選択信号”０”を次段の単位ステージへの選択信号
として出力するものであり、選択回路は前段の単位ステ
ージから出力された選択信号が”１”のときは単位ステ
ージの入力データを出力し、”０”のときは”０”を出
力するものであり、 フリップフロップ回路は前記選択回
路の出力信号をクロックのタイミングで記憶し出力する
ものであることを特徴とするものである。
するために、本発明のビットサーチ回路は、選択信号生
成回路、選択回路およびフリップフロップ回路からなる
単位ステージを複数段リング状に接続してなり、選択信
号生成回路は前段の単位ステージから出力された選択信
号を受け取り、フリップフロップ回路の出力データが”
１”のときまたは単位ステージの入力データが”０”か
つ前記前段の単位ステージの選択信号が”１”のときは
選択信号”１”を次段の単位ステージへの選択信号とし
て出力し、単位ステージの出力データが”０”かつ前段
の単位ステージの選択信号が”０”のときまたは単位ス
テージの入力データが”１”かつ出力データが”０”の
とき選択信号”０”を次段の単位ステージへの選択信号
として出力するものであり、選択回路は前段の単位ステ
ージから出力された選択信号が”１”のときは単位ステ
ージの入力データを出力し、”０”のときは”０”を出
力するものであり、 フリップフロップ回路は前記選択回
路の出力信号をクロックのタイミングで記憶し出力する
ものであることを特徴とするものである。
【０００７】
【作用】この構成により、ビットサーチ動作を無限ルー
プ状に実行することができる。
プ状に実行することができる。
【０００８】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。
ながら説明する。
【０００９】図１は本発明のビットサーチ回路の構成を
示す図、図２は本発明のビットサーチ回路のタイミング
チャートである。
示す図、図２は本発明のビットサーチ回路のタイミング
チャートである。
【００１０】図１のビットサーチ回路は、選択回路であ
るＡＮＤ回路３、選択信号生成回路であるＡＮＤ回路
２、ＯＲ回路５、６、ＡＮＤ回路２０、およびＤフリッ
プフロップ回路４で構成される単位ステージ１１、単位
ステージ１２と、選択回路であるＡＮＤ回路８、選択信
号生成回路であるＡＮＤ回路７、ＯＲ回路１０、２１、
２２、ＡＮＤ回路２３、およびＤフリップフロップ回路
９とで構成される最終段の単位ステージ２５からなる。
単位ステージはｎ個存在しｎビットで構成されるデータ
に対応しており、リング状に接続されている。
るＡＮＤ回路３、選択信号生成回路であるＡＮＤ回路
２、ＯＲ回路５、６、ＡＮＤ回路２０、およびＤフリッ
プフロップ回路４で構成される単位ステージ１１、単位
ステージ１２と、選択回路であるＡＮＤ回路８、選択信
号生成回路であるＡＮＤ回路７、ＯＲ回路１０、２１、
２２、ＡＮＤ回路２３、およびＤフリップフロップ回路
９とで構成される最終段の単位ステージ２５からなる。
単位ステージはｎ個存在しｎビットで構成されるデータ
に対応しており、リング状に接続されている。
【００１１】このビットサーチ回路は、リセット信号を
契機として最初の”１”を検出するまで、単位ステージ
に選択信号”１”を入力することによりビットサーチを
行う。そして、”１”を検出すると、まず選択信号”
０”を出力する。これは、”１”を検出した単位ステー
ジ以外の出力を”０”とするための準備に相当する。次
に、クロックが入力され単位ステージから”１”が出力
されると、この単位ステージは選択信号”１”を出力
し、ビットサーチが再開される。これとともに、”１”
を検出した単位ステージ以外の単位ステージは”０”を
出力する。
契機として最初の”１”を検出するまで、単位ステージ
に選択信号”１”を入力することによりビットサーチを
行う。そして、”１”を検出すると、まず選択信号”
０”を出力する。これは、”１”を検出した単位ステー
ジ以外の出力を”０”とするための準備に相当する。次
に、クロックが入力され単位ステージから”１”が出力
されると、この単位ステージは選択信号”１”を出力
し、ビットサーチが再開される。これとともに、”１”
を検出した単位ステージ以外の単位ステージは”０”を
出力する。
【００１２】まず、リセット信号１３が”１”になる
と、Ｄフリップフロップ回路４、９が リセットされ、出
力１７、１８、２６は”０”に初期化される。これとと
もに、ＡＮＤ回路７、ＯＲ回路１０、２１、２２および
ＡＮＤ回路２３で構成される単位ステージ２５の選択信
号生成回路が選択信号”１”を単位ステージ１１に出力
し、ビットサーチが開始される。
と、Ｄフリップフロップ回路４、９が リセットされ、出
力１７、１８、２６は”０”に初期化される。これとと
もに、ＡＮＤ回路７、ＯＲ回路１０、２１、２２および
ＡＮＤ回路２３で構成される単位ステージ２５の選択信
号生成回路が選択信号”１”を単位ステージ１１に出力
し、ビットサーチが開始される。
【００１３】ビットサーチが行われるデータを（０１・
・・）とすると、選択信号”１”を受け取った単位ステ
ージ１１において、選択回路であるＡＮＤ回路３はビッ
ト１４のデータ”０”をＤフリップフロップ回路４に与
える。そして、Ｄフリップフロップ回路４はクロック信
号１６に基づいて出力１７に”０”を出力する。また、
ＡＮＤ回路２はビット１４が”０”であり否定論理を入
力するので”１”を出力し、ＯＲ回路５は選択信号”
１”により”１”を出力する。このため、ＡＮＤ回路２
０は選択信号”１”を単位ステージ１２に出力する。
・・）とすると、選択信号”１”を受け取った単位ステ
ージ１１において、選択回路であるＡＮＤ回路３はビッ
ト１４のデータ”０”をＤフリップフロップ回路４に与
える。そして、Ｄフリップフロップ回路４はクロック信
号１６に基づいて出力１７に”０”を出力する。また、
ＡＮＤ回路２はビット１４が”０”であり否定論理を入
力するので”１”を出力し、ＯＲ回路５は選択信号”
１”により”１”を出力する。このため、ＡＮＤ回路２
０は選択信号”１”を単位ステージ１２に出力する。
【００１４】次に、選択信号”１”を受け取った単位ス
テージ１２は、出力１８から”１”が出力されるまで、
選択信号”０”を出力する。その後、クロック１６に基
づいて、出力１８から”１”が出力されると、単位ステ
ージ１２は選択信号”１”を出力し、再びビットサーチ
が開始される。
テージ１２は、出力１８から”１”が出力されるまで、
選択信号”０”を出力する。その後、クロック１６に基
づいて、出力１８から”１”が出力されると、単位ステ
ージ１２は選択信号”１”を出力し、再びビットサーチ
が開始される。
【００１５】次に、タイミングチャートを用いて、動作
を説明する。図２において、時刻ｔ0から時刻ｔ1までは
ビットサーチするデータが（１０００００００）、時刻
ｔ1以降は（１０１００１０１）であり、各データとも
左端のビットから右方向にビットサーチ動作を実行す
る。左端のビットは図１における単位ステージ１１に入
力され、それ以外のビットは７個の単位ステージ１２に
入力される。信号２８はリセット信号、信号２９はクロ
ック信号、信号３０は第１の単位ステージのビットサー
チした検出信号であり、図１の選択回路であるＡＮＤ回
路３の出力波形である。信号３２は第２の単位ステージ
のビットサーチした検出信号であり、図１の単位ステー
ジ１２の選択回路の出力波形である。以下同様に信号３
４は第３の単位ステージ、信号３６は第４の単位ステー
ジ、信号３６は第４の単位ステージ、信号３８は第５の
単位ステージ、信号４０は第６の単位ステージ、信号４
２は第７の単位ステージ、信号４４は第８の単位ステー
ジのビットサーチした検出信号であり、いずれも図１の
単位ステージの選択回路の出力波形に相当する。信号３
１は信号３０の保持信号、図１のＤフリップフロップ回
路４の出力波形である。信号３３は信号３２の保持信号
であり、図１のＤフリップフロップ回路９の出力波形で
ある。以下同様に信号３５は信号３４の保持信号、信号
３７は信号３６の保持信号、信号３９は信号３８の保持
信号、信号４１は信号４０の保持信号、信号４３は信号
４２の保持信号、信号４５は信号４４の保持信号であ
り、いずれも図１の単位ステージの出力波形に相当す
る。
を説明する。図２において、時刻ｔ0から時刻ｔ1までは
ビットサーチするデータが（１０００００００）、時刻
ｔ1以降は（１０１００１０１）であり、各データとも
左端のビットから右方向にビットサーチ動作を実行す
る。左端のビットは図１における単位ステージ１１に入
力され、それ以外のビットは７個の単位ステージ１２に
入力される。信号２８はリセット信号、信号２９はクロ
ック信号、信号３０は第１の単位ステージのビットサー
チした検出信号であり、図１の選択回路であるＡＮＤ回
路３の出力波形である。信号３２は第２の単位ステージ
のビットサーチした検出信号であり、図１の単位ステー
ジ１２の選択回路の出力波形である。以下同様に信号３
４は第３の単位ステージ、信号３６は第４の単位ステー
ジ、信号３６は第４の単位ステージ、信号３８は第５の
単位ステージ、信号４０は第６の単位ステージ、信号４
２は第７の単位ステージ、信号４４は第８の単位ステー
ジのビットサーチした検出信号であり、いずれも図１の
単位ステージの選択回路の出力波形に相当する。信号３
１は信号３０の保持信号、図１のＤフリップフロップ回
路４の出力波形である。信号３３は信号３２の保持信号
であり、図１のＤフリップフロップ回路９の出力波形で
ある。以下同様に信号３５は信号３４の保持信号、信号
３７は信号３６の保持信号、信号３９は信号３８の保持
信号、信号４１は信号４０の保持信号、信号４３は信号
４２の保持信号、信号４５は信号４４の保持信号であ
り、いずれも図１の単位ステージの出力波形に相当す
る。
【００１６】時刻ｔ0から時刻ｔ1の期間、ビットサーチ
の対象となるデータの論理が１のビットは第１の単位ス
テージに対応するビットのみであるので、クロック信号
２９の論理が１または０のとき検索を行ない、検出信号
３０のみが論理１となる。また、クロック信号２９の論
理が０のとき検出信号３０が保持され、保持信号３１の
みが論理１となる。
の対象となるデータの論理が１のビットは第１の単位ス
テージに対応するビットのみであるので、クロック信号
２９の論理が１または０のとき検索を行ない、検出信号
３０のみが論理１となる。また、クロック信号２９の論
理が０のとき検出信号３０が保持され、保持信号３１の
みが論理１となる。
【００１７】時刻ｔ1以降の期間、ビットサーチの対象
となるデータの論理が１のビットは第１、３、６、８の
単位ステージに対応するビットであるが、時刻ｔ1以前
で既に第１ビットが検出されているので、第３ビットが
検出される。このとき、第３の単位ステージが出力した
選択信号”０”が、各段の単位ステージ回路を介して伝
搬し、第１の単位ステージの選択信号として入力され
る。そして、クロック信号２９により、第３の単位ステ
ージの出力である検出信号３４が”１”となり、検出信
号３０が”０”となる。次に、クロック信号２９の論理
が１になると検出信号３４が保持され、保持信号３５
が”１”になるとともに、保持信号３１が”０”とな
る。
となるデータの論理が１のビットは第１、３、６、８の
単位ステージに対応するビットであるが、時刻ｔ1以前
で既に第１ビットが検出されているので、第３ビットが
検出される。このとき、第３の単位ステージが出力した
選択信号”０”が、各段の単位ステージ回路を介して伝
搬し、第１の単位ステージの選択信号として入力され
る。そして、クロック信号２９により、第３の単位ステ
ージの出力である検出信号３４が”１”となり、検出信
号３０が”０”となる。次に、クロック信号２９の論理
が１になると検出信号３４が保持され、保持信号３５
が”１”になるとともに、保持信号３１が”０”とな
る。
【００１８】以下同様にクロック信号２９に同期して第
６の単位ステージに対応する検出信号４０、保持信号４
１、第８の単位ステージに対応する検出信号４４、保持
信号４５が出力され、再度第１ビットが検出される。
６の単位ステージに対応する検出信号４０、保持信号４
１、第８の単位ステージに対応する検出信号４４、保持
信号４５が出力され、再度第１ビットが検出される。
【００１９】このように、単位ステージをデータのビッ
ト幅に合わせて縦続する回路構成によりビットサーチ動
作を高速に行なうことができる。
ト幅に合わせて縦続する回路構成によりビットサーチ動
作を高速に行なうことができる。
【００２０】
【発明の効果】この構成により、ビットサーチ動作をデ
ータに対し、オーバーヘッドを生じることなく無限ルー
プ状に実行することができる。
ータに対し、オーバーヘッドを生じることなく無限ルー
プ状に実行することができる。
【図１】本発明の一実施例のビットサーチ回路の構成を
示す図
示す図
【図２】本発明の一実施例のビットサーチ回路のタイミ
ングチャート
ングチャート
【符号の説明】２、３、７、８、２０、２３ ＡＮＤ回路 ４、９ Ｄフリップフロップ回路 ５、６、１０、２１、２２ ＯＲ回路 １１、１２、２５ 単位ステージ １３ リセット信号 １４、１５、２４ データ入力 １６ クロック信号 １７、１８、２６ ビットサーチ検出保持出力
Claims (1)
- 【請求項１】 選択信号生成回路、選択回路およびフリ
ップフロップ回路からなる単位ステージを複数段リング
状に接続してなり、 前記選択信号生成回路は前段の単位ステージから出力さ
れた選択信号を受け取り、 前記フリップフロップ回路の出力データが”１”のとき
または前記単位ステージの入力データが”０”かつ前記
前段の単位ステージの選択信号が”１”のときは選択信
号”１”を次段の単位ステージへの選択信号として出力
し、 前記単位ステージの出力データが”０”かつ前記前段の
単位ステージの選択信号が”０”のときまたは単位ステ
ージの入力データが”１”かつ出力データが”０”のと
き選択信号”０”を次段の単位ステージへの選択信号と
して出力するものであり、 前記選択回路は前記前段の単位ステージから出力された
選択信号が”１”のときは単位ステージの入力データを
出力し、”０”のときは”０”を出力するものであり、 前記フリップフロップ回路は前記選択回路の出力信号を
クロックのタイミングで記憶し出力するものであること
を 特徴とするビットサーチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027136A JP2589884B2 (ja) | 1991-02-21 | 1991-02-21 | ビットサーチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027136A JP2589884B2 (ja) | 1991-02-21 | 1991-02-21 | ビットサーチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04266119A JPH04266119A (ja) | 1992-09-22 |
| JP2589884B2 true JP2589884B2 (ja) | 1997-03-12 |
Family
ID=12212639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027136A Expired - Fee Related JP2589884B2 (ja) | 1991-02-21 | 1991-02-21 | ビットサーチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589884B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5169618B2 (ja) * | 2008-08-20 | 2013-03-27 | 富士通株式会社 | 演算装置、行列演算装置、資源割当装置および演算方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171020A (ja) * | 1987-12-25 | 1989-07-06 | Matsushita Electric Ind Co Ltd | データ変換検出装置 |
-
1991
- 1991-02-21 JP JP3027136A patent/JP2589884B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04266119A (ja) | 1992-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |