JPH01171020A

JPH01171020A - データ変換検出装置

Info

Publication number: JPH01171020A
Application number: JP33076787A
Authority: JP
Inventors: Ichiro Okabayashi; 一郎岡林; Hiroshi Kadota; 廉田　浩
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-12-25
Filing date: 1987-12-25
Publication date: 1989-07-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はデータを一方向よりスキャンして、最初の１を
検出するデータ変換検出装置に関するものである。

従来の技術従来の、データを一方向よりスキャンして、最初の１を
検出するデータ変換検出装置の回路図を第６図に示す。

２２が入力バス、２７が出力バス２である。入力バス２
２．出力バス２２７共に４ビツトの例を示す。入力バス
２２より入力されたデータは、論理ゲート１８〜論理ゲ
ート２０により変換され、出力バス２２７に出力される
。

本例では、入力データを第Ｏビット３２よりスキャンし
て最初の１があるビットのみ１として出力される。即ち
入力データがリトルエンデイアン記述で１０１０であれ
ば、出力は００１０となる。

発明が解決しようとする問題点しかしながら、以上のような構成では、データの変換は
１回限りである。従って、入力データの最初の１の発見
しかできなかった。即ち、１０１０という入力データに
対して、００１０，１０００と１のある場所を連続して
出力することはできなかった。もちろん、変換作業を途
中で中断し、再び継続して行なうことは不可能であった
。マイクロプロセッサなどの応用を考えた場合、連続変
換及び中断・継続の２つの機能が必要となる。

これについて簡単に説明する。

高機能マイクロプロセッサでは、複数のレジスタとメモ
リ間のバースト転送機能は不可欠である。このとき、転
゛送すべきレジスタリストは次のような形で与えられる
のが普通である。いま、４つのレジスタＲＯ，Ｒ１，Ｒ
２，Ｒ３がある。この４つのレジスタを４ビツトの信号
に対応させ、転送すべきレジスタの位置に１を立てる。

対応関係をＲＯ＝第Ｏビット、Ｒ１＝第１ビット、Ｒ２
＝第２ビット、Ｒ３＝第３ビットとする。４ビット信号
が１００１であれば、転送すべきレジスタはＲＯとＲ３
，１１００であれば、ＲＯとＲ１である。

例えば、４ビット信号が１１００のとき、これを変換し
てレジスタファイルに０１００，１０００と連続して入
力する必要がある。また１回目の変換後、割り込み処理
の必要が生じた場合、変換を中断して変換途中の状態を
外部メモリなどに待避し、割り込み処理終了後、待避し
た状態を戻してから変換作業を続ける必要がある。

本発明はかかる点に鑑み、従来の装置ではなし得なかっ
た連続変換及び中断・継続の機能を有するデータ変換検
出装置を提供することを目的とする。

問題点を解決するための手段本発明は、第１の系統のＮ個のＤラッチの入力をＮビッ
トの入力とし、ｎをＮ以下の任意の正の整数として、前
記第１の系統の第ｎ番目のＤラッチの出力と、前記第１
の系統の第１番目のＤラッチから第ｎ−１番目までのｎ
−１個の出力をそれぞれ反転したものとの論理積をとっ
たものを、第２の系統の第ｎ番目のＤラッチの入力に接
続し、前記第１の系統のＮ個のＤラッチのイネーブルに
共通に書き込み信号を接続し、前記第２の系統のＮ個の
Ｄラッチのイネーブルに共通に第１のクロックを接続し
、前記第２の系統の第ｎ番目のＤラッチの出力と、第２
のクロックの論理積を、前記第１の系統の第ｎ番目のＤ
ラッチのリセット入力に接続し、前記第１の系統のＮ個
のＤラッチの出力を第１のＮビットの出力とし、前記第
２の系統のＮ個のＤラッチの出力を第２のＮビットの出
力とするデータ変換検出装置である。

作用本発明では、前記した構成により、以下の動作が実現さ
れる。

第１の系統の第ｎ番目のＤラッチの出力と、第１の系統
の第１番目から第ｎ−１番目までの出力をそれぞれ反転
したものとの論理積をとったものを、第２の系統のＤラ
ッチを介して出力したことにより、第１番目から第ｎ−
１番目までに１つでもあれば、第ｎ番目はＯとなる。下
位に１つでも１があれば、上位は全て０となるわけで、
これにより、下位から見て最初の１が検出できる。

また、第２の系統の第ｎ番目のＤラッチの出力を、クロ
ックと論理積をとった上で第１の系統の第ｎ番目のＤラ
ッチのリセットに入力したことにより、検出゛された最
初の１がリセットされる。検出された１の立つビットが
順次リセットされるため、連続動作が実現できる。

さらに、第１の系統のｎ個のＤラッチの出力を直接取り
出せるため、動作を中断し、変換途中の内部データを外
部に待避することができる。そして、待避したデータを
再び入力すれば、中断した時点より継続して動作を再開
できる。

実施例第１図は、本発明の第１の実施例における４ビツトのデ
ータ変換検出装置の回路図を示すものである。

１〜４が第１の系統のＤラッチであり、入力データ及び
途中データを保持する。データ入力は、入力バス２２よ
り書き込み信号２４により行なわれる。

論理ゲート１８〜２０によりデータを変換した上で、第
２の系統のＤラッチ５〜８を介して、出力バス２２７に
出力する。Ｄラッチ５〜８への転送は、クロック１２５
により行なわれる。ここでの変換は、下位から見て最初
の１を検出することを意味する。例えば、論理ゲート１
９は第Ｏビット３２．第１ビット３３のうち少なくとも
一方が１であれば０を出力し、共にＯであるとき第２ビ
ツトをそのまま出力する。これにより、下位よりスキャ
ンして１が検出されれば、上位は全て０となる。入力が
１０１０であれば最初の出力は００１Ｏとなる。

第２の系統のＤラッチ５〜８の出力を、２人力ＡＮＤゲ
ート１３〜１６によりクロック２２６と論理積をとった
上で、第１の系統のＤラッチ１〜４のリセットに入力す
る。これにより、検出された１の立つビットがリセット
される。入力が１０１０であれば最初の出力は００１０
であるから、第１ビツト３３がリセットされ、リセット
後のＤラッチ１〜４の出力は１０００となる。この場合
の動作は引き続き次のようになる。途中のデータ１００
０は、論理ゲート１８〜２０により１０００と変換され
Ｄラッチ５〜８より出力される。これは再び２人力ＡＮ
Ｄゲート１３〜１６を介して、Ｄラッチ１〜４のリセッ
トに入力される。そして、第３ビツト３５がリセットさ
れリセット後のＤラッチ１〜４の出力は００００となる
。全てが０になれば、変換は終了であるので、Ｄラッチ
１〜４の出力を４人力ＮＯＲゲート３６により論理和を
とった上で反転したものが変換終了信号３８となる。

以上の動作を動作波形図で示したものが第２図である。

入力バス２２上のデータ１０１０がクロック１　２６で
決まり、クロック２２６で有効となる書き込み信号２４
によりＤラッチ１〜４に取り込まれる。この後内部状態
はクロック２２６で１０１０．１０００．００００と変
化する。また出力はクロック１２５で決まり００１０゜
１０００と変化する。変換終了信号３８は、内部状態が
００００となるクロック２２６で出力される。

次に、変換が一時中断し、その後継続実行する場合の例
を第１図及び動作波形図第３図を用いて説明する。

第４図例と同様に、入力データ１０１０は最初０Ｏ１０
に変換され出力バス２２７上に出力される。このとき中
断要求が生じると、次のクロック１２５で読み出し信号
２３を有効とし内部状態１０００を出力バス１３１上に
読み出し待避させる。第１図で、Ｄラッチ１〜４の出力
がトライステートバッファ９〜１２をへて出力バス１３
１に接続されている。これが内部の状態の待避バスであ
る。中断の間は、装置は開放され、他プロセスが自由に
使用できる。再開は待避されたデータ１０００を入力す
ることにより行なわれる。クロック２２６で有効となる
書き込み信号２４で入力バス２２上のデータ１０００を
取り込み、ここから変換作業が再開される。取り込まれ
た次のクロック１２５で１０００が出力バス２２７上に
出力され、続（クロック２２７で内部状態が全てＯとな
り、変換終了信号３８が出力される。

第２の実施例として１６ビツトのデータ変換装置を示す
。

第１の実施例の構成を続けることにより多ビットの構成
が実現できる。ただし、第１図に示す論理ゲート１８〜
２０に対応する論理ゲートの入力数が増加を招（ことに
なる。そこで４ビット単位で装置を構成し、１検出をキ
ャリーとして伝搬させる。この回路図を第４図に示す。

第１の系統のＤラッチ１〜４の出力の論理和を５人力０
Ｒ３０でとり、キャリー出力２９とする。また、下位よ
り伝搬して（るキャリーを、キャリー人力２８より取り
込み、論理ゲート１８〜２１に反転して入力する。キャ
リーが伝搬して（ると、論理ゲート１８〜２１の出力は
Ｏとなる。キャリーがＯの場合は、第１の実施例と同じ
動作となる。これを４つ並べて１６ビツトを実現したも
のを第５図に示す。それぞれのキャリー出力２９番キャ
リー人力２８に入力する。ただし、最下位のキャリー人
力２８は０に固定する。また、最上位のキャリー出力２
９はインバータ３７で反転されて変換終了信号３８とな
る。

以上の実施例では、下位ビットよりスキャンして１を検
出する装置を示したが、入力バス２２と第１の系統のＤ
ラッチ１〜４の入力との接続を変えれば、任意のビット
より任意の順序でスキャンが可能となる。このとき、出
力側である第２の系統のＤラッチ５〜８と、出力バス２
２７の接続も入力にあわせて変更する必要がある。

例えば４ビツトの場合、第１ビツト３３と第３ビット３
５．第１ビツト３３と第２ビツト３４をそれぞれ交換す
れば、上位方向からのスキャンが可能となる。

発明の詳細な説明したように、本発明によれば、データを一方向よ
りスキャンして最初の１を検出する動作において、従来
のものではなし得なかった次の２つの機能が実現できる
。

１つは、連続した変換作業であり、もう１つは連続した
変換作業を途中で中断し、その後中断した時点より継続
して再開する作業である。

これらの機能は、高機能マイクロプロセッサなどへの応
用を考えた場合不可欠なものであり、その実用的効果は
大きい。

【図面の簡単な説明】

第１図は本発明における第１の実施例のデータ変換検出
装置の回路図、第２図は同実施例における中断を伴なわ
ない場合の動作波形図、第３図は同実施例における中断
を伴なう場合の動作波形図、第４図は本発明における第
２の実施例のデータ変換検出装置の４ビツト分の回路図
、第５図は同実施例における全体の構成図、第６図は従
来のデータ変換検出装置の回路図である。１．２，３．４・・・・・・第１の系統のＤラッチ、５
．６．７．８・・・・・・第２の系統のＤラッチ、９゜
１０．１１．１２・・・・・・トライステートバッファ
、１３．１４，１５，１６・・・・・・２人力ＡＮＤゲ
ート、１８，１９，２０．２１・旧・・論理ゲート、２
２・・・・・・入力バス、２３・・・・・・読み出し信
号、２４・・・・・・書き込み信号、２５・・・・・・
クロック１．２６・・・・・・クロック２．２７・・・
・・・出力バス２．２８・・・・・・キャリー人力、２
９・・・・・・キャリー出力、３０・・・・・・５人力
ＯＲゲート、３１・・・・・・出力バス１１３２・・・
・・・第０ビツト、３３・・・・・・第１ビツト、３４
・・・・・・第２ビツト、３５・・・・・・第３ビツト
、３６・・・・・・４人力ＮＯＲゲート、３７・・・・
・・インバータ、３８・・・・・・変換終了信号。代理人の氏名　弁理士　中尾敏男　ほか１名第１図ａみ出しＩＦｆｆ区　さ　Ｋ伸飲〜碗属（Ｎ味ｃｌ））　　に　伸　蜆ν１　引　七　鳩第４図２９キνリーシカ１曇了第５図

Claims

【特許請求の範囲】

第１の系統のＮ個のＤラッチの入力をＮビットの入力と
し、ｎをＮ以下の任意の正の整数として、前記第１の系
統の第ｎ番目のＤラッチの出力と、前記第１の系統の第
１番目のＤラッチから第ｎ−１番目までのｎ−１個の出
力をそれぞれ反転したものとの論理積をとったものを、
第２の系統の第ｎ番目のＤラッチの入力に接続し、前記
第１の系統のＮ個のＤラッチのイネーブルに共通に書き
込み信号を接続し、前記第２の系統のＮ個のＤラッチの
イネーブルに共通に第１のクロックを接続し、前記第２
の系統の第ｎ番目のＤラッチの出力と、第２のクロック
の論理積を、前記第１の系統の第ｎ番目のＤラッチのリ
セット入力に接続し、前記第１の系統のＮ個のＤラッチ
の出力を第１のＮビットの出力とし、前記第２の系統の
Ｎ個のＤラッチの出力を第２のＮビットの出力とするデ
ータ変換検出装置。