JPH02267623A - 可変同期回路 - Google Patents
可変同期回路Info
- Publication number
- JPH02267623A JPH02267623A JP1088621A JP8862189A JPH02267623A JP H02267623 A JPH02267623 A JP H02267623A JP 1088621 A JP1088621 A JP 1088621A JP 8862189 A JP8862189 A JP 8862189A JP H02267623 A JPH02267623 A JP H02267623A
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- JP
- Japan
- Prior art keywords
- signal
- register
- synchronization signal
- timing
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 210000000941 bile Anatomy 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は可変同期回路に関する。
マイクロプロセッサやデジタルシグナルプロセッサでは
、処理能力の改善のために、同期信号に同期して動作す
るレジスタ複数個を使用して行なうパイプライン処理が
用いられる。
、処理能力の改善のために、同期信号に同期して動作す
るレジスタ複数個を使用して行なうパイプライン処理が
用いられる。
従来の同期回路について図面を参照して詳細に説明する
。
。
第7図は従来の同期回路の一例を示すブロック図である
。
。
第7図に示す同期回路は、組合せ回路12,14を同時
に動作させることができるため、信号処理能力は挿入し
たレジスタllb、13b、15bの数に比例して向上
する。
に動作させることができるため、信号処理能力は挿入し
たレジスタllb、13b、15bの数に比例して向上
する。
上述した従来の同期回路は、同期信号の位相が固定され
ているため、処理速度に応じてパイプライン段数を調整
したり、同期誤りの救済が図れないという欠点があった
。
ているため、処理速度に応じてパイプライン段数を調整
したり、同期誤りの救済が図れないという欠点があった
。
本発明の可変同期回路は、
(A)同期信号と制御信号とにとづいて、前記同期信号
と同位相または逆位相の可変同期信号を出力する同期信
号制御回路、 (B)前記可変同期信号にもとづいて、データ信号を記
憶、出力するレジスタ回路、 とを含んで構成される。
と同位相または逆位相の可変同期信号を出力する同期信
号制御回路、 (B)前記可変同期信号にもとづいて、データ信号を記
憶、出力するレジスタ回路、 とを含んで構成される。
レジスタに供給する同期信号の位相を反転することによ
り、半周期具なるタイミングでデータをラッチできる。
り、半周期具なるタイミングでデータをラッチできる。
これにより、動作速度に応じたタイミングの調整および
同期誤りが生じた時の救済を行なうことができる。
同期誤りが生じた時の救済を行なうことができる。
さらにレジスタをスルーにするモードを持たせることに
より、バイブライン段数を変えることができる。これに
より、動作速度に最適なパイプライン処理を行なえる。
より、バイブライン段数を変えることができる。これに
より、動作速度に最適なパイプライン処理を行なえる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示すブロック図である。
第1図に示す可変同期回路は、
(A)同期信号aと制御信号すとにとづいて、同期信号
aと同位相または逆位相の可変同期信号Cを出力する同
期信号制御回路13、 (B)可変同期信号Cにもとづいて、データ信号fを記
憶し、読出し信号gを出力するレジスタ回路13、 とを含んで構成される。
aと同位相または逆位相の可変同期信号Cを出力する同
期信号制御回路13、 (B)可変同期信号Cにもとづいて、データ信号fを記
憶し、読出し信号gを出力するレジスタ回路13、 とを含んで構成される。
第2図は第1図に示す可変同期回路の詳細を示す回路図
である。
である。
第3図は本発明を一使用例を示すブロック図である。
第4.5.6図は第3図に示す3段バイブライン・メモ
リシステムの動作を説明するためのタイムチャートであ
る。
リシステムの動作を説明するためのタイムチャートであ
る。
制御信号を論理“0”′にすると、可変同期信号Cは同
期信号と同位相になる。この時の各レジスタのタイミン
グを第4図に示す。レジスタ1113.15が1周期づ
つ異なるタイミングでデータを取り込み出力することに
より、3段パイプライン動作が行なえる。
期信号と同位相になる。この時の各レジスタのタイミン
グを第4図に示す。レジスタ1113.15が1周期づ
つ異なるタイミングでデータを取り込み出力することに
より、3段パイプライン動作が行なえる。
制御信号を論理″1′′にすると、可変同期信号Cは同
期信号と逆位相になる。この時の各レジスタのタイミン
グを第5図にに示す。レジスタ11とレジスタ13と出
力タイミングは半周期ずれる。これにより、レジスタ1
1からレジスタ15へのデータをうけわたしを確実に行
なえる。
期信号と逆位相になる。この時の各レジスタのタイミン
グを第5図にに示す。レジスタ11とレジスタ13と出
力タイミングは半周期ずれる。これにより、レジスタ1
1からレジスタ15へのデータをうけわたしを確実に行
なえる。
レジスタ制御信号jを論理“1′にすると、レジスタを
通らずにデータが通過する。この時のレジスタの動作タ
イミングを第6図にに示す。レジスタ13をデータが通
過するので、レジスタ11の読み出し信号eをレジスタ
15が次のタイミングでラッチし出力する。
通らずにデータが通過する。この時のレジスタの動作タ
イミングを第6図にに示す。レジスタ13をデータが通
過するので、レジスタ11の読み出し信号eをレジスタ
15が次のタイミングでラッチし出力する。
これは、動作速度が2段バイブラインで充分処理できる
程度で、かつ同期誤りも生じない時に用いることができ
る。
程度で、かつ同期誤りも生じない時に用いることができ
る。
本発明の可変同期回路は、極めて簡単な回路構成で、同
期信号の位相を調整できるという効果がある。
期信号の位相を調整できるという効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図に示す可変同期回路の詳細を示す回路図、第3図
は本発明を一使用例を示すブロック図、第4図、第5図
、第6図は第3図に示す3段パイプライン・メモリシス
テムの動作を説明するためのタイムチャート、第7図は
従来の一例を示すブロック図である。
第1図に示す可変同期回路の詳細を示す回路図、第3図
は本発明を一使用例を示すブロック図、第4図、第5図
、第6図は第3図に示す3段パイプライン・メモリシス
テムの動作を説明するためのタイムチャート、第7図は
従来の一例を示すブロック図である。
13・・・・・・レジスタ回路、16・・・・・・同期
信号制御回路、 a・・・・・・同期信号、b・・・・・・制御信号、C
・・・・・・可変同期信号、f・・・・・・データ信号
、g・・・・・・読出し信号、j・・・・・・レジスタ
制御信号。
信号制御回路、 a・・・・・・同期信号、b・・・・・・制御信号、C
・・・・・・可変同期信号、f・・・・・・データ信号
、g・・・・・・読出し信号、j・・・・・・レジスタ
制御信号。
代理人 弁理士 内 原 晋
第
邑
第
函
第
う
因
第
胆
第
膓
第
ワ
図
Claims (1)
- 【特許請求の範囲】 (A)同期信号と制御信号とにとづいて、前記同期信号
と同位相または逆位相の可変同期信号を出力する同期信
号制御回路、 (B)前記可変同期信号にもとづいて、データ信号を記
憶、出力するレジスタ回路、 とを含むことを特徴とする可変同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1088621A JPH02267623A (ja) | 1989-04-07 | 1989-04-07 | 可変同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1088621A JPH02267623A (ja) | 1989-04-07 | 1989-04-07 | 可変同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02267623A true JPH02267623A (ja) | 1990-11-01 |
Family
ID=13947879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1088621A Pending JPH02267623A (ja) | 1989-04-07 | 1989-04-07 | 可変同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02267623A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007094669A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | パイプライン演算処理装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63122311A (ja) * | 1986-11-11 | 1988-05-26 | Sharp Corp | 多相クロツク信号発生回路 |
-
1989
- 1989-04-07 JP JP1088621A patent/JPH02267623A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63122311A (ja) * | 1986-11-11 | 1988-05-26 | Sharp Corp | 多相クロツク信号発生回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007094669A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | パイプライン演算処理装置 |
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