JPS63122311A - 多相クロツク信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル回路における回路素子の動作遅延時
間を補正するクロック信号を発生させるために用いられ
る多相クロックｉ号発生回路に関する。

背景技術 デジタルデータ信号を伝送し、処理するハード９エアに
おいては、予め定められた周期のクロック信号に基づい
て順次的に上記データ信号の処理と伝送とが行なわれる
。

一方、上記ハードウェアを構成する論理素子などの回路
素子は一般に動作遅延時間を待ち、この遅延時間を無視
すると、データ信号が確実に処理される前にクロック信
号が先行してしまい、正常な動作ができなくなる。この
ためハードウェアを構成する回路の各段ごとに信号間の
同期をとりなおす必要があり、同期信号として用いられ
るクロック信号を上記Ｍ延時間に合わせて遅らせる必要
が生じる。

第３図は、この目的のために用いられている先行技術の
電気的構成を示すブロック図である。データ信号ｆｄは
ラインＪ！２１を介して第１処理回路２２に入力され、
他方、クロック信号ｆＣ！は基準クロック信号発生回路
２３からライン！２２ａを介して第１処理回路２２に与
えられる。第１処理回路２２は上記クロック信号に同期
して、データ信号中に含まれている命令などの処理を実
行し、ライン！２３を介して次段のｐＩＳ２処理回路２
５にデータ信号ｆｄ’　を伝送する。このときデータ信
号ｆｄ’は第１処理回路２２の動作遅延時間だけ遅れて
ライン１２３に導出される。

したがって第２処理回路２５におけるデータ信号ｆｄ’
の処理を確実に実行させるために、！＃２処理回路２５
に与えられるクロック信号も上記遅延時間に対応する遅
れをもたねばならず、この遅れは基準クロック信号をラ
イン！２２［＋を介して第１遅延回路２４に与えること
により実現され、第１遅延回路２４で作成された遅延ク
ロック信号ｒｅｌ′は、ライン、ｌ：　２４　ａを介し
て第２処理回路２５に加えられる。

第２処理回路２５は、ライン１２５を介して図示しない
次段の処理回路へデータ信号ｆｄ″を伝送し、第１遅延
回路２４は、ライン！２４ｂを介して図示しない次段の
第２遅延回路に上記の遅延クロック信号ｆＣＪ！′　を
伝送する。このようにして順次的にデータ信号と遅延ク
ロック信号とが伝送され、各段の処理回路によってデー
タ信号が処ＦＩ！され実行される。

第４図は上述のブロック図各部の信号波形を示す波形図
である。ｔｔＳ３図をあわせて参照しつつ、説明する。

Ｐｔ５４図（ａ）は第３図のラインＪ！２１から入力さ
れるデータ信号ｆｄを示し、複数のデータＤ１１゜Ｄ１
２．Ｄ１３．・・・から成る一連のデータ信号である。

第４図（ｂ）は基準クロックイボ号ｒｅノの波形である
。基準クロック信号ｆｃ、ｉｐは前述のように第１処理
回路２２と第１遅延回路２４とに入力される。

第４図（ｃ）はライン！２３に導出され、第２処理回路
２５に入力されるデータ信号ｆｄ’の波形を示す、デー
タ信号ｆｄ’は前段の第１処理回路２２の動作遅延時間
のため、基準クロックｒｅノよりも。

時間Δｔ１１だけ遅れている。

第４図（ｄ）は上記データ信号ｆｄ′の遅延時間Δｔ１
１に対応して第１遅延回路２４によって遅延され、ライ
ン、ｉｉ’　２４　ａを介して第２処理回路２５に与え
られるクロック信号ｆｃＪ！’の波形を示す。

第４図（ｅ）はラインＪ！２５に導出され、次段の処理
回路（図示せず）に入力されるデータ信号ｆｄ”の波形
を示す、データ信号ｆｄ″は、前段のデータ信号ｆｄ’
　より時間Δｔ１２　　だけ遅れている。以下同様にし
てデータ信号とクロック信号とが伝送される。

このような先行技術では、ハードウェアを構成する回路
素子の段数に対応してクロック信号の遅延回路が必要と
なる。

ｍ５図は、他の先行技術の電気的構成を示すブロック図
である。Ｐｔ５５図示の先行技術においては、回路素子
の段毎にクロック信号ｆｃｋを遅延させる代わりに、各
段ともクロック信号発生器３２から導出される同一のク
ロック信号ｆｅｋが入力される。

各段間、たとえば第１処理回路３３とＰＩＳ２処理回路
３５の間には第１ラッチ回路３４が設けられてお９、上
記りａツク信号ｆｃｋのタイミングによりＰｔ５１処理
回路３３からライン！３３に導出されたデータ信号ｆｅ
′はＰｔ５１ラッチ回路３４に一時的に保留され、次の
クロック信号のタイミングで第１ラッチ回路３４は上記
保留したデータをライン！３４に導出して次段の第２処
理回路３５に入力するとともに、次のデータを前段の第
１処理回路３３から取り込みラッチする。

ラインＪ！３５以下の図示しない処理回路とラッチ回路
とについても同様にクロック信号に同期しつつ、データ
信号の取り込み一ラッチーデータ信号の取り込み一ラッ
チ・・・の動作が順次的に実行されて、データ信号の伝
送が打なわれる。このため最初に述べた先行技術のよう
な回路素子の数に対応した複数個のクロック信号の遅延
回路は不要であるが、それにかわって各段間に段数に対
応した複数個のラッチ回路が必要となる。

第６図は、上述したブロック図の各部の信号波形を示す
波形図である。第５図をあわせて参照しつつ説明する。

第６図（ａ）は第５図のラインノ３１から入力されるデ
ータ信号ｆｅの波形であり、複数のデータＤ２１．Ｄ２
２．Ｄ２３．・・・　がら成る一連のデータ信号である
。

ｐｔＳ６図（ｂ）は、基準クロックｆｃｋの波形である
。

基準クロック信号ｆｃｋはＰｔ５５図に示される第１処
理回路３３、第２処理回路３５および第１ラッチ回路３
４などに共通に入力され、段間ごとの遅延は施されない
。波形に付したＣＫＩ、ＣＫ２．ＣＫ３、・・・　の符
号はクロック信号の順を示す。

第６図（ｃ）は、第１処理回路３３からライン１３３に
導出され、ラッチ回路３４に入力されるデータ信号ｆｅ
′の波形を示す、データ信号ｆｅ′は前ｆズの第１処理
回路３３の動作遅延時間のため、基準クロック信号ｆｃ
ｋよりも時間Δｔ２１だけ遅れている。したがってデー
タ信号ｆｃ′　を構成するデータＤ２１’、Ｄ２２’、
・・・は前述のデータＤ２１穿Ｄ２２・・・に討して時
間Δｔ２１遅れて出力される。

第６１２１（ｄ）は、第１ラッチ回路３４に保留される
データ信号ｆｅ＃の波形を示す、データ信号ｆｅ”は前
段の第１処理回路３３から導出されたデータ信号ｆｅ’
から時間Δｔ２２　　遅れてラッチ回路３４に一時的に
保留され、前段でのデータＤ２１′はデータ２１″に、
データＤ２２′はデータＤ２２″に、以下同様に対応し
てラッチされる。

第６図（ｅ）は、さきのクロック信号ｆｃｋによってラ
ッチされたデータが次のクロック信号ｆｃｋによって導
出される状態を示す波形図である。クロック信号ＣＫＩ
のタイミングでラッチされたデータＤ２１　”’は、そ
の次のクロック信号ＣＫ２のタイミングでライン７３４
に導出される０次のデータＤ　２２　”’以下について
も、同様のタイミングで順次的に導出されてゆく。

発明が解決しようとする間２．α 上述の先行技術のうち、はじめに述べた先行技術ではそ
の都度クロック信号を遅延させてゆくための遅延回路素
子が増加し、ハードウェアの規模が太き（なり生産コス
トも増加するといった問題点があつな、また後に述べた
先行技術ではラッチ回路素子が増加して、はじめの先行
技術と同様にハードウェアの規模が大きくなるという問
題点に加え、はじめのタイミングで一旦データをラッチ
し、次のタイミングで次段に伝送するという動ｆヤ態様
のため、全体の遅延量が大きくなるといった信号処理の
速度の問題点があった。

本発明は上述の問題点に鑑みてなされたものであって、
ハードウェアの規模の増加を抑え、データ処理時間を最
小限とするための同期用クロック信号をｆ￥、戊する多
相タロツク信号発生回路を提供することである。

問題点を解決するための手段 本発明は、基準クロック信号の逓倍周波数を出力する発
振回路と、 上記逓倍周波数を分周し出力する分周回路と、シフトレ
ジスタと、 複数個のインバータ回路とを含む多相クロック信号発生
回路でありで、 シフトレジスタは、上記逓倍周波数に同期して上記分周
回路の出力を順次的にシフ）出力し、インバータ回路は
上記シフト出力の叉較信号を出力し、基準クロック信号
に対し予め定められた位相差を有する複数のクロック信
号を出力することを特徴とする多相クロック信号発生回
路である。

作　　用 本発明に従えば、発振回路によって基準クロック信号の
逓倍周波数を乍成し、これを分周回路により分周して基
準クロック信号を作成する。一方、シフトレジスタは、
上記逓倍周波数に同期して上記分周回路の出力を順次的
にシフ）出力し、インバータ回路は上記シフト出力の反
転記号を出力し、基準クロック信号に対し予め定められ
た位相差を有する多相タロツク信号を出力する。

実施例 第１１！Ｉは、本発明の一実施例の電気的構成を示すブ
ロック図である。多相クロック信号発生回路１は、基準
クロック信号の逓倍（本実施例では８倍）周波数を出力
する発振回路２と、上記逓倍周波数を分周し出力する分
周回路３と、シフトレジスタ４と、複数個（本実施例で
は４個）のインバータ回路５〜８とを含み、さらに基準
クロック信号および上記シフトレジスタ４の出力とイン
バータ回路５〜８の出力とを、図示しないハードウェア
などの外部回路にそれぞれ個別的に接続する複数個（本
実施例では９個）の接続端子１０，１１，１２゜・・・
、１８とを含んで植成されている。

発振回路２は、基準クロック信号を作成するために、基
準クロック信号の周波数をＮ　（本実施例ではＮ　＝　
８　）ｇＬ倍した周波数を作成し、ラインｆａ＋７ｂに
導出する。ここに逓倍ＷＬＮは、当該ハードウェアの回
路規模、素子の接続段ｔ！！！ｐにより予め定められる
数である。

発振回路２から出力された逓倍周波数ｆは、ライン７ａ
を介して１／Ｎ（本実施例ではＮ＝８）分周回路３の入
力端子に入力されまた、ライン、５ｂを介してシフトレ
ジスタ４のクロック入力端子ＣＫに入力される９分周回
路３は、上記逓倍周波数ｒを１／Ｎ（本実施例ではＮ＝
８、以下数字８をｍいる）に分周し、その出力は基準ク
ロック信号ＣＫＯとしてラインノ０に導出され、接ａ端
子１０お上りシフトレジスタ４のデータ入力端子りに与
えられている。

シフトレジスタ４は、クロック入力端子ＣＫに入力され
る上記の８逓倍周波数をクロック信号として、データ入
力端子りに入力される基準クロック信号を、これの周期
を８等分したＩＣ？間でジアドし、シフトレジスタ４の
シフト出力端子Ｑｌ、Ｑ２　、Ｑ　３　、Ｑ　４には、
基準クロック信号と１／ａｆ１期ずつ位相の異なったク
ロック信号ＣＫＩ、ＣＫ２　、ＣＫ　３　、ＣＫ　４が
順次的に出力される。シフト出力端子Ｑ１〜Ｑ４には接
続端子１１〜１４と、複数個（本実施例では４個）のイ
ンバータ回路５゜８．７．８がそれぞれ対応してこの順
序で個別的に接続され、インバータ回路５〜８の出力Ｃ
Ｋ５゜ＣＫ　６．ＣＫ　７　、ＣＫ　８は接続端子１５
〜１８に接続されている。

接続端子１５〜１８に導出される出力ＣＫ５〜ＣＫ８は
、接続端子１１〜１４に導出される夕１ｆｆ７り信号Ｃ
Ｋ、１〜ＣＫ４が反松された信号であり、これによつて
後掲の第２図に示されるように、接続端子１０には基準
クロック信号ＣＫＯが、また接続端子１１〜１８には相
互に１／８ずつ位相のずれた８柑のりａツク信号ＣＫＩ
〜ＣＫ８が出力される。

このようにして得られる８種のクロック信号ＣＫ１〜Ｃ
Ｋ８を、ＰｔＳｉ〜第８Ｎ延クロック信号として、その
中から当該ハードウェアを構成する回路素子の動作遅延
時間に適合したクロック信号を選択して、該回路素子の
クロック信号として用いれば、簡単でしかも確実に同期
用クロック信号を入手することができ、当訓システムの
ハードウェア規枚の増大を招くことな（、また処理時間
を最小限とすることができる。

ｆｆ１２図は、第１図のブロック図各部の信号波形を示
す波形図である。第１図を参照しつつ説明する。第２図
（１）は、発振回路２によって作成される基準クロ？り
信号ＣＫＯの８Ｒ倍周波数ｒの波形を示す、この８Ｊ１
！倍周波ｔｒは次の分周回路３に入力される。また説明
の便宜上、先頭波形（第２図左方）から順に参照符ｍｌ
　、ｗ２１・・・を付した波形ｗｌ　ｅｗ２　ｙｗ３−
・・・は、シフトレジスタ４のクロック信号として使用
される。

第２図（２）は、分周回路３によって上記第２図（１）
の波形を１／８分周して得られる信号波形を示す、この
波形は基準クロック信号ＣＫＯとして接続端子１０に導
出され、またシフトレジスタ４のデータ入力端子りに接
続されて上記８逓倍周波敗の波形−０＝ｍｌ　、ｗ２　
ｔｗ３　、　　・・・のタイミングによりシフトされ、
順次的に出力される。

第２図（３）は、シフトレジスタ４においで、基準クロ
ック信号ＣＫＯが上述の波形−１によってシフトされ、
接続端子１１に導出される信号の波形を示す、この信号
は第１遅延クロツク信号ＣＫ１としで用いられる。

第３１！Ｉ（４）は、同じく波形ｗ２　　によってシフ
トされ、接続端子１２に導出される第２遅延クロツク信
号ＣＫ２の波形を示す、ｔＪＳ３図（５）および同図（
６）も、同様にして接続端子１３．１４に順次導出され
るＷＳ３、第４の遅延クロック信号ＣＫ３゜ＣＫ４の波
形である。

Ｐｔ５３図（７）からｊ＠３図（１０）ｌ？は、インバ
ータ回路５〜８を介して接続端子１５〜１８に順次導出
される第５〜第８の遅延クロック信号ＣＫ５〜ＣＫ８の
波形である。第５〜第８の遅延クロック信号ＣＫ５〜Ｃ
Ｋ８は、上述のｍｉ〜！＠４の遅延クロック信号ＣＫＩ
〜ＣＫ４が反転された信号波形となっている。

上述の実施例では、基準クロック信号ＣＫＯを８逓倍し
て個々の波形をシフトレジスタ４のクロック信号として
用い、これによって基準クロック信号に対して８相の遅
延クロック信号を得るようにしたけれども、迎倍敗は８
に限られるものではなく、また得られた複数の遅延クロ
ック信号中、使用しない遅延クロック信号があってもよ
い。

効　　果 以上のように、本発明による多相クロック信号の発生回
路は、基準クロック信号をシフトレジスタにより順次的
にシフト出力し、さらにインバータ回路によって上記シ
フト出力を反転して出力するようにした。これによって
基準クロック信号に対して複数個の、予め定められた位
相差を有する多相クロック信号が得られ、上記複数個の
クロック信号中により当該回路素子の動作時間に適合し
た信号をクロック信号として選択使用することにより、
回路構成が簡単化され、しかも確実に同Ｍ用クロック信
号を入手することができ、当該システムのハードウェア
規模の増大を招くことなく、また処理時間を最小限とす
ることができる。

【図面の簡単な説明】

ｆｊＳ１図は本発明の一実施例の電気的構成を示すブロ
ック図、第２図はその各部の信号波形を示す波形図、第
３１２１は先行技術の電気的構成を示すブロック図、第
４図はその各部の信号波形を示す波形図、第５図は他の
先行技術の電気的構成を示すブロック図、第６図はその
各部の信号波形を示す波形図である。 １・・・多相信号発生回路、２・・・発振回路、３・・
・分周回路、４・・・シフトレジスタ、５〜８・・・イ
ンバータ回路、１０〜１８・・・接続端子、２２，２５
，３３゜３５・・・処理回路、２３．３２・・・基準ク
ロック信号発生回路、２４・・・遅延回路、３４・・・
ラッチ回路代理人　　弁理士　画数　圭一部 ２　閏 第３図 第４■ 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 基準クロック信号の逓倍周波数を出力する発振回路と、 上記逓倍周波数を分周し出力する分周回路と、シフトレ
   ジスタと、 複数個のインバータ回路とを含む多相クロック信号発生
   回路であって、 シフトレジスタは、上記逓倍周波数に同期して上記分周
   回路の出力を順次的にシフト出力し、インバータ回路は
   上記シフト出力の反転信号を出力し、基準クロック信号
   に対し予め定められた位相差を有する複数のクロック信
   号を出力することを特徴とする多相クロック信号発生回
   路。