JPH04306917A - クロック分配装置 - Google Patents
クロック分配装置Info
- Publication number
- JPH04306917A JPH04306917A JP3096066A JP9606691A JPH04306917A JP H04306917 A JPH04306917 A JP H04306917A JP 3096066 A JP3096066 A JP 3096066A JP 9606691 A JP9606691 A JP 9606691A JP H04306917 A JPH04306917 A JP H04306917A
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- JP
- Japan
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- clock
- circuit
- drivers
- signals
- signal
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Links
- 230000001360 synchronised effect Effects 0.000 claims description 15
- 238000012544 monitoring process Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電子機器のクロック
信号分配に関し、特に同期回路のクロックスキューに依
存しないクロック信号を作るクロック分配装置に関する
ものである。
信号分配に関し、特に同期回路のクロックスキューに依
存しないクロック信号を作るクロック分配装置に関する
ものである。
【０００２】
【従来の技術】図４は例えば「ＡＳＩＣの論理回路設計
法」（ＣＱ出版社発行）に示された従来のクロック分配
装置を示す論理回路図であり、１はクロック信号の入力
端子、２，３ａ，３ｂ，３ｃ，３ｄおよび４ａ，４ｂ，
４ｃ，４ｄは入力端子１から入力されるクロック信号を
分配するためのクロックトリー接続されたクロックドラ
イバで、２は第１段目のクロックドライバ、３ａ〜３ｄ
は２段目のクロックドライバ、４ａ〜４ｄは３段目のク
ロックドライバ、５ａ，５ｂは同期回路としてのラッチ
回路である。
法」（ＣＱ出版社発行）に示された従来のクロック分配
装置を示す論理回路図であり、１はクロック信号の入力
端子、２，３ａ，３ｂ，３ｃ，３ｄおよび４ａ，４ｂ，
４ｃ，４ｄは入力端子１から入力されるクロック信号を
分配するためのクロックトリー接続されたクロックドラ
イバで、２は第１段目のクロックドライバ、３ａ〜３ｄ
は２段目のクロックドライバ、４ａ〜４ｄは３段目のク
ロックドライバ、５ａ，５ｂは同期回路としてのラッチ
回路である。
【０００３】次に動作について説明する。入力端子１か
らのクロック信号がドライブすべきラッチ回路５ａ，５
ｂの数が多い場合には、クロックドライバ２，３ａ〜，
４ａ〜４ｄをドライブ可能なファンアウト数に応じてト
リー状に配置し、ラッチ回路５ａ，５ｂに上記クロック
信号を供給する。
らのクロック信号がドライブすべきラッチ回路５ａ，５
ｂの数が多い場合には、クロックドライバ２，３ａ〜，
４ａ〜４ｄをドライブ可能なファンアウト数に応じてト
リー状に配置し、ラッチ回路５ａ，５ｂに上記クロック
信号を供給する。
【０００４】この時、各ラッチ回路５ａ，５ｂの各入力
端子に入るクロック信号が同時になるようにクロックト
リーを構成しなければ、回路が誤動作をおこすことがあ
る。例えば、図５のようなシフトレジスタ形の同相転送
回路などでは、入力端子１からクロックドライバ４ｄの
図６（ｂ）に示すような出力Ｂの遅延が、図６（ａ）に
示すようなクロックドライバ４ａの出力Ａまでの遅延よ
りも大きくなってしまうと、ラッチ回路５ｂの出力Ｅは
図６（ｆ）に示す本来の出力Ｅより１クロック早く変化
する、図６（ｅ）に示すような出力Ｅとなってしまうこ
とになる。従って、クロックトリーによるクロック分配
は、遅延の管理を極めて高精度に行う必要がある。ここ
で、図６（ｃ），（ｄ）は各ラッチ回路５ａ，５ｂの入
力を示している。
端子に入るクロック信号が同時になるようにクロックト
リーを構成しなければ、回路が誤動作をおこすことがあ
る。例えば、図５のようなシフトレジスタ形の同相転送
回路などでは、入力端子１からクロックドライバ４ｄの
図６（ｂ）に示すような出力Ｂの遅延が、図６（ａ）に
示すようなクロックドライバ４ａの出力Ａまでの遅延よ
りも大きくなってしまうと、ラッチ回路５ｂの出力Ｅは
図６（ｆ）に示す本来の出力Ｅより１クロック早く変化
する、図６（ｅ）に示すような出力Ｅとなってしまうこ
とになる。従って、クロックトリーによるクロック分配
は、遅延の管理を極めて高精度に行う必要がある。ここ
で、図６（ｃ），（ｄ）は各ラッチ回路５ａ，５ｂの入
力を示している。
【０００５】
【発明が解決しようとする課題】従来のクロック分配装
置は以上のように構成されているので、タイミング的に
問題を生じさせないようにするためには、各クロックト
リー間の遅延のずれ（スキュー）を高精度に制御するこ
とが必要で、また、タイミング不良箇所の発見が困難で
あるほか、電子機器の開発期間が長くなるなどの課題が
あった。
置は以上のように構成されているので、タイミング的に
問題を生じさせないようにするためには、各クロックト
リー間の遅延のずれ（スキュー）を高精度に制御するこ
とが必要で、また、タイミング不良箇所の発見が困難で
あるほか、電子機器の開発期間が長くなるなどの課題が
あった。
【０００６】この請求項１の発明は上記のような課題を
解消するためになされたもので、クロック遅延管理を厳
密に行わなくても、簡単な回路の追加でタイミング不良
の発生を防止できるクロック分配装置を得ることを目的
とする。
解消するためになされたもので、クロック遅延管理を厳
密に行わなくても、簡単な回路の追加でタイミング不良
の発生を防止できるクロック分配装置を得ることを目的
とする。
【０００７】この請求項２の発明は、多相クロックのタ
イミング不良を実動作状態にて確認できるクロック分配
装置を得ることを目的とする。
イミング不良を実動作状態にて確認できるクロック分配
装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この請求項１の発明に係
るクロック分配装置は、クロック信号を同期回路に分配
するクロックトリー接続された複数のクロックドライバ
を備え、論理ゲート回路に、これらのクロックドライバ
の出力信号を論理和演算または論理積演算させて、この
演算出力を上記同期回路へ入力するようにしたものであ
る。
るクロック分配装置は、クロック信号を同期回路に分配
するクロックトリー接続された複数のクロックドライバ
を備え、論理ゲート回路に、これらのクロックドライバ
の出力信号を論理和演算または論理積演算させて、この
演算出力を上記同期回路へ入力するようにしたものであ
る。
【０００９】また、この請求項２の発明に係るクロック
分配装置は、２相以上のノンオーバラップクロック信号
を同期回路に分配するクロックトリー接続された複数の
クロックドライバを設け、警報回路に、各相の上記ノン
オーバラップクロック信号のノンオーバラップ性をモニ
タさせ、このノンオーバラップ性が保証できなくなった
とき警報信号を発生させるようにしたものである。
分配装置は、２相以上のノンオーバラップクロック信号
を同期回路に分配するクロックトリー接続された複数の
クロックドライバを設け、警報回路に、各相の上記ノン
オーバラップクロック信号のノンオーバラップ性をモニ
タさせ、このノンオーバラップ性が保証できなくなった
とき警報信号を発生させるようにしたものである。
【００１０】
【作用】この請求項１の発明における論理ゲート回路は
、複数のクロックドライバから出力された最も遅れたク
ロック信号を検出し、このクロック信号を基準に各同期
回路を駆動する。
、複数のクロックドライバから出力された最も遅れたク
ロック信号を検出し、このクロック信号を基準に各同期
回路を駆動する。
【００１１】この請求項２の発明における警報回路は、
２相以上のノンオーバラップクロック信号のノンオーバ
ラップ性が維持できなくなったことを検出することによ
り警報信号を出力し、実動作状態にて各クロック信号相
間のスキュー状況を確実に認識できるようにする。
２相以上のノンオーバラップクロック信号のノンオーバ
ラップ性が維持できなくなったことを検出することによ
り警報信号を出力し、実動作状態にて各クロック信号相
間のスキュー状況を確実に認識できるようにする。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１はクロック信号の入力端子、２
，３ａ，３ｂ，３ｃ，３ｄおよび４ａ，４ｂ，４ｃ，４
ｄは入力端子１から入力されるクロック信号を分配する
ためのクロックトリー接続されたクロックドライバで、
２は第１段目のクロックドライバ、３ａ〜３ｄは２段目
のクロックドライバ、４ａ〜４ｄは３段目のクロックド
ライバ、５ａ，５ｂは同期回路としてのラッチ回路、６
は論理積回路で、クロックトリーの最終段のクロックド
ライバ４ａ〜４ｄの出力の論理積をとる。
する。図１において、１はクロック信号の入力端子、２
，３ａ，３ｂ，３ｃ，３ｄおよび４ａ，４ｂ，４ｃ，４
ｄは入力端子１から入力されるクロック信号を分配する
ためのクロックトリー接続されたクロックドライバで、
２は第１段目のクロックドライバ、３ａ〜３ｄは２段目
のクロックドライバ、４ａ〜４ｄは３段目のクロックド
ライバ、５ａ，５ｂは同期回路としてのラッチ回路、６
は論理積回路で、クロックトリーの最終段のクロックド
ライバ４ａ〜４ｄの出力の論理積をとる。
【００１３】次に動作について説明する。入力端子１か
らのクロック信号がドライブすべきラッチ回路５が数が
多い場合には、クロックドライバ２，３ａ〜３ｄ，４ａ
〜４ｄをドライブ可能なファンアウト数に応じてトリー
状に配置し、ラッチ回路５ａ，５ｂに上記クロック信号
を供給する。また、このようなクロック分配回路におい
ては、図２（ａ），（ｂ）の出力Ａ〜Ｄのうち立上がり
の最も遅い出力Ｄにもとづいてタイミングが一致する図
２（ｃ）に示すような信号Ｃを論理積回路６により得る
ことができるので、例えば図５に示すような同相転送回
路において、前段のラッチ５ａに対するクロック信号と
して、図２に示すような論理回路６の出力信号Ｃを用い
れば、後段のラッチ５ｂへのクロック信号は、図１のク
ロックドライバ４ａ〜４ｄのいずれを用いてもタイミン
グ的に確実に動作する。
らのクロック信号がドライブすべきラッチ回路５が数が
多い場合には、クロックドライバ２，３ａ〜３ｄ，４ａ
〜４ｄをドライブ可能なファンアウト数に応じてトリー
状に配置し、ラッチ回路５ａ，５ｂに上記クロック信号
を供給する。また、このようなクロック分配回路におい
ては、図２（ａ），（ｂ）の出力Ａ〜Ｄのうち立上がり
の最も遅い出力Ｄにもとづいてタイミングが一致する図
２（ｃ）に示すような信号Ｃを論理積回路６により得る
ことができるので、例えば図５に示すような同相転送回
路において、前段のラッチ５ａに対するクロック信号と
して、図２に示すような論理回路６の出力信号Ｃを用い
れば、後段のラッチ５ｂへのクロック信号は、図１のク
ロックドライバ４ａ〜４ｄのいずれを用いてもタイミン
グ的に確実に動作する。
【００１４】図１ではラッチ５が立上がりトリガの場合
の一例を示しているが、立下がりトリガの場合は、論理
積回路６が負論理の論理積回路すなわち論理和回路とな
り、立上がりトリガの場合と同様に、クロックタイミン
グの不良を防止できる。
の一例を示しているが、立下がりトリガの場合は、論理
積回路６が負論理の論理積回路すなわち論理和回路とな
り、立上がりトリガの場合と同様に、クロックタイミン
グの不良を防止できる。
【００１５】図３は多相のノンオーバラップクロック信
号で動作する電子回路のクロック分配回路の一実施例を
示す。これは第１相クロック信号と第２相クロック信号
がオーバラップしているかどうかを論理和回路７ａ，７
ｂと論理積回路６で検出し、その検出した信号をトリガ
として、警報回路としてのフリップフロップ回路８によ
りオーバラップ警報信号を警報出力端子９から出力する
。これにより、クロックドライバ２ａ，２ｂ，３ａ，３
ｂによるクロックスキューがあった場合にも、各相全て
オーバラップしていないことを実動作状態で確認するこ
とができる。
号で動作する電子回路のクロック分配回路の一実施例を
示す。これは第１相クロック信号と第２相クロック信号
がオーバラップしているかどうかを論理和回路７ａ，７
ｂと論理積回路６で検出し、その検出した信号をトリガ
として、警報回路としてのフリップフロップ回路８によ
りオーバラップ警報信号を警報出力端子９から出力する
。これにより、クロックドライバ２ａ，２ｂ，３ａ，３
ｂによるクロックスキューがあった場合にも、各相全て
オーバラップしていないことを実動作状態で確認するこ
とができる。
【００１６】なお、この実施例ではフリップフロップ８
を用いて外部に警報信号を伝えているが、特にフリップ
フロップである必要はなく、外部でオーバラップ検出可
能であればどのような回路であってもよい。
を用いて外部に警報信号を伝えているが、特にフリップ
フロップである必要はなく、外部でオーバラップ検出可
能であればどのような回路であってもよい。
【００１７】
【発明の効果】以上のように、この請求項１の発明によ
ればクロック信号を同期回路に分配するクロックトリー
接続された複数のクロックドライバを備え、論理ゲート
回路に、これらのクロックドライバの出力信号を論理和
演算または論理積演算させて、この演算出力を上記同期
回路へ入力するように構成したので、クロックスキュー
に依存しないクロック信号を生成できるとともに、この
クロック信号の生成を単純な回路で構成でき、結果とし
て短期間でクロックラインの設計が行えるものが得られ
る効果がある。
ればクロック信号を同期回路に分配するクロックトリー
接続された複数のクロックドライバを備え、論理ゲート
回路に、これらのクロックドライバの出力信号を論理和
演算または論理積演算させて、この演算出力を上記同期
回路へ入力するように構成したので、クロックスキュー
に依存しないクロック信号を生成できるとともに、この
クロック信号の生成を単純な回路で構成でき、結果とし
て短期間でクロックラインの設計が行えるものが得られ
る効果がある。
【００１８】また、この請求項２の発明によれば２相以
上のノンオーバラップクロック信号を同期回路に分配す
るクロックトリー接続された複数のクロックドライバを
設け、警報回路に、各相の上記ノンオーバラップクロッ
ク信号のノンオーバラップ性をモニタさせ、このノンオ
ーバラップ性が保証できなくなったとき警報信号を発生
させるように構成したので、多相クロックのタイミング
不良を実動作状態で確認できるものが得られる効果があ
る。
上のノンオーバラップクロック信号を同期回路に分配す
るクロックトリー接続された複数のクロックドライバを
設け、警報回路に、各相の上記ノンオーバラップクロッ
ク信号のノンオーバラップ性をモニタさせ、このノンオ
ーバラップ性が保証できなくなったとき警報信号を発生
させるように構成したので、多相クロックのタイミング
不良を実動作状態で確認できるものが得られる効果があ
る。
【図１】この発明の一実施例によるクロック分配装置を
示すブロック図である。
示すブロック図である。
【図２】図１におけるブロック各部の信号波形を示すタ
イミングチャート図である。
イミングチャート図である。
【図３】この発明の他の実施例によるクロック分配装置
を示すブロック図である。
を示すブロック図である。
【図４】従来のクロック分配装置を示すブロック図であ
る。
る。
【図５】図４に示すラッチ回路により構成した同相転送
回路を示すブロック図である。
回路を示すブロック図である。
【図６】図５におけるブロック各部の信号波形を示すタ
イミングチャート図である。
イミングチャート図である。
２ クロックドライバ
３ａ クロックドライバ
３ｂ クロックドライバ
３ｃ クロックドライバ
３ｄ クロックドライバ
４ａ クロックドライバ
４ｂ クロックドライバ
４ｃ クロックドライバ
４ｄ クロックドライバ
５ａ 同期回路（ラッチ回路）
５ｂ 同期回路（ラッチ回路）
６ 論理ゲート回路（論理積回路）
Claims (2)
- 【請求項１】 クロック信号を同期回路に分配するク
ロックトリー接続された複数のクロックドライバと、こ
れらのクロックドライバの出力信号を論理和演算または
論理積演算して、この演算出力を上記同期回路へ入力す
る論理ゲート回路とを備えたクロック分配装置。 - 【請求項２】 ２相以上のノンオーバラップクロック
信号を同期回路に分配するクロックトリー接続された複
数のクロックドライバと、各相の上記ノンオーバラップ
クロック信号のノンオーバラップ性をモニタし、このノ
ンオーバラップ性が保証できなくなったとき警報信号を
発生する警報回路とを備えたクロック分配装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096066A JPH04306917A (ja) | 1991-04-03 | 1991-04-03 | クロック分配装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096066A JPH04306917A (ja) | 1991-04-03 | 1991-04-03 | クロック分配装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306917A true JPH04306917A (ja) | 1992-10-29 |
Family
ID=14155054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096066A Pending JPH04306917A (ja) | 1991-04-03 | 1991-04-03 | クロック分配装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306917A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008543188A (ja) * | 2005-06-01 | 2008-11-27 | テクラテック・アクティーゼルスカブ | 複数の回路にタイミング信号を提供するための方法及び装置、集積回路並びにノード |
| US9639006B2 (en) | 2003-07-28 | 2017-05-02 | Asml Netherlands B.V. | Lithographic projection apparatus and device manufacturing method |
| KR20210078572A (ko) * | 2018-11-21 | 2021-06-28 | 마이크론 테크놀로지, 인크. | 반도체 디바이스의 듀티 사이클 조정 장치 및 방법 |
| US11894044B2 (en) | 2018-11-21 | 2024-02-06 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
| US11908544B2 (en) | 2018-05-29 | 2024-02-20 | Lodestar Licensing Group Llc | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
-
1991
- 1991-04-03 JP JP3096066A patent/JPH04306917A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9639006B2 (en) | 2003-07-28 | 2017-05-02 | Asml Netherlands B.V. | Lithographic projection apparatus and device manufacturing method |
| JP2008543188A (ja) * | 2005-06-01 | 2008-11-27 | テクラテック・アクティーゼルスカブ | 複数の回路にタイミング信号を提供するための方法及び装置、集積回路並びにノード |
| US11908544B2 (en) | 2018-05-29 | 2024-02-20 | Lodestar Licensing Group Llc | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| US12033720B2 (en) | 2018-05-29 | 2024-07-09 | Micron Technology, Inc. | Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle |
| KR20210078572A (ko) * | 2018-11-21 | 2021-06-28 | 마이크론 테크놀로지, 인크. | 반도체 디바이스의 듀티 사이클 조정 장치 및 방법 |
| US11894044B2 (en) | 2018-11-21 | 2024-02-06 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
| US11955977B2 (en) | 2018-11-21 | 2024-04-09 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment of a semiconductor device |
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