JPH03109836A - ビット・バッファ回路 - Google Patents
ビット・バッファ回路Info
- Publication number
- JPH03109836A JPH03109836A JP1247437A JP24743789A JPH03109836A JP H03109836 A JPH03109836 A JP H03109836A JP 1247437 A JP1247437 A JP 1247437A JP 24743789 A JP24743789 A JP 24743789A JP H03109836 A JPH03109836 A JP H03109836A
- Authority
- JP
- Japan
- Prior art keywords
- retiming
- clock
- data
- series
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 230000005540 biological transmission Effects 0.000 claims abstract description 13
- 230000001360 synchronised effect Effects 0.000 claims description 22
- 230000000630 rising effect Effects 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、ディジタル同期端局装置において使用されるビ
ット・バッファ回路に関し、 ＬＳＩ化が容易なビット・バッファ回路の提供を目的と
し、 伝送路側クロックをｎ分周した後、装置側クロックに同
期した第１のリタイミングクロックを生成する第１のリ
タイミングクロック生成部分と入力データをｎ系列の並
列データに変換した後、該ｎ系列の並列データを該第１
のりタイミングクロッりに同期させる系列変換・リタイ
ミング部分と該第１のリタイミングクロック、装置側ク
ロックおよびｎ分周した装置側クロックを用いて、該系
列変換・リタイミング部分の出力データの安定領域に立
上り点を有する第２のリタイミングクロックを生成する
第２のリタイミングクロック生成部分と該系列変換・リ
タイミング部分の出力を該第２のリタイミングクロック
に同期させ、更に、該ｎ分周した装置側クロックに同期
させた後、逆変換して出力データを取り出すリタイミン
グ・系列逆変換部分とを有する様に構成する。
ット・バッファ回路に関し、 ＬＳＩ化が容易なビット・バッファ回路の提供を目的と
し、 伝送路側クロックをｎ分周した後、装置側クロックに同
期した第１のリタイミングクロックを生成する第１のリ
タイミングクロック生成部分と入力データをｎ系列の並
列データに変換した後、該ｎ系列の並列データを該第１
のりタイミングクロッりに同期させる系列変換・リタイ
ミング部分と該第１のリタイミングクロック、装置側ク
ロックおよびｎ分周した装置側クロックを用いて、該系
列変換・リタイミング部分の出力データの安定領域に立
上り点を有する第２のリタイミングクロックを生成する
第２のリタイミングクロック生成部分と該系列変換・リ
タイミング部分の出力を該第２のリタイミングクロック
に同期させ、更に、該ｎ分周した装置側クロックに同期
させた後、逆変換して出力データを取り出すリタイミン
グ・系列逆変換部分とを有する様に構成する。
例えば、ディジタル同期端局装置において使用されるビ
ット・バッファ回路に関するものである。
ット・バッファ回路に関するものである。
通常、ディジタル同期端局装置にはそれぞれ対応する伝
送路を介してディジタル信号が入力するが、伝送路の距
離の違いにより伝搬遅延時間が異なり、これらの信号間
の位相は一致しない。
送路を介してディジタル信号が入力するが、伝送路の距
離の違いにより伝搬遅延時間が異なり、これらの信号間
の位相は一致しない。
また、１本の伝送路だけに着目しても１年間の温度変動
や中継装置の経時劣化に起因するジッタにより、必ずし
もディジタル信号の位相は一定しない。
や中継装置の経時劣化に起因するジッタにより、必ずし
もディジタル信号の位相は一定しない。
そこで、上記装置でこれらのディジタル信号を処理する
際、処理が正しく行われる様にビット・バッファ回路を
用い入力したディジタル信号を装置側クロックに同期さ
せる。この時、 ＬＳＩ化が容易なビット・バッファ回
路の提供が要望されている。
際、処理が正しく行われる様にビット・バッファ回路を
用い入力したディジタル信号を装置側クロックに同期さ
せる。この時、 ＬＳＩ化が容易なビット・バッファ回
路の提供が要望されている。
第４図は従来例のブロック図、第５図は第４図の動作説
明図を示す。
明図を示す。
ここで、第５図中の左側の符号は第４図中の同じ符号の
部分の波形を示す。以下、第５図を参照して第４図の動
作を説明する。
部分の波形を示す。以下、第５図を参照して第４図の動
作を説明する。
先ず、伝送路から第５図−■、■に示すデータと伝送路
側クロック（以下、 ＷＣＫと省略する）が入力するの
で、 ＷＣＫでデータがフリップフロップ（以下、 Ｆ
Ｆと省略する）１１にラッチされる（第５図−■参照）
。
側クロック（以下、 ＷＣＫと省略する）が入力するの
で、 ＷＣＫでデータがフリップフロップ（以下、 Ｆ
Ｆと省略する）１１にラッチされる（第５図−■参照）
。
また、會ＣＫおよび装置側クロック（以下、ＲＣＫと省
略する）の立上り点でＦＦ １２．１３の出力がＨレベ
ルの状態になるが、この状態はＡＮＤゲー目６゜そこで
、ＦＦ １１の出力は第５図−■に示す遅延回路１７の
出力で第５図−■に示す様にＦＦ’ １４にラッチされ
るが、更にＦＦ １４の出力はＲＣＭで第５図■に示す
様にＦＦ １５にう・ノ、チされる。これにより。
略する）の立上り点でＦＦ １２．１３の出力がＨレベ
ルの状態になるが、この状態はＡＮＤゲー目６゜そこで
、ＦＦ １１の出力は第５図−■に示す遅延回路１７の
出力で第５図−■に示す様にＦＦ’ １４にラッチされ
るが、更にＦＦ １４の出力はＲＣＭで第５図■に示す
様にＦＦ １５にう・ノ、チされる。これにより。
ＷＣＫに同期したデータがＲＣＪに同期したデータに変
換される。
換される。
ここで、遅延回路１７を挿入する理由は下記の様である
。即ち。
。即ち。
見ＣＭ、 ＲＣＫが入力したＦＦ １２．１３の出力は
第５図■、■に示す様になっているので、 ＡＮＤゲー
ト１６の出力は第５図−■の斜線に示す様なパルスが得
られるが、このパルスの立上り点は第５図−■に示す様
にＦＦ １１の出力の変化点付近になる。
第５図■、■に示す様になっているので、 ＡＮＤゲー
ト１６の出力は第５図−■の斜線に示す様なパルスが得
られるが、このパルスの立上り点は第５図−■に示す様
にＦＦ １１の出力の変化点付近になる。
その為、 ＦＦ １１の出力（例えば、Ａ）をＦＦ １
４にラッチできない可能性があり１ これを防ぐ為には
遅延回路でＡＮＤゲートの出力を遅延させて、出力への
変化点から離れた状態が安定している安定領域（例えば
、第５図−■のａの部分）でラッチする様にしている。
４にラッチできない可能性があり１ これを防ぐ為には
遅延回路でＡＮＤゲートの出力を遅延させて、出力への
変化点から離れた状態が安定している安定領域（例えば
、第５図−■のａの部分）でラッチする様にしている。
ここで、遅延回路は通常、コンデンサと抵抗とで構成し
ているが、トランジスタのみで構成するＬＳＩでは遅延
回路は外付けになり、内蔵は不可能である。この為、ビ
ット・バッファ回路のＬＳＩ化が困難であると云う問題
点がある。
ているが、トランジスタのみで構成するＬＳＩでは遅延
回路は外付けになり、内蔵は不可能である。この為、ビ
ット・バッファ回路のＬＳＩ化が困難であると云う問題
点がある。
本発明は、 ＬＳＩ化が容易なビット・バッファ回路の
提供を目的とする。
提供を目的とする。
（課題を解決する為の手段〕
第１図は本発明の原理ブロック図を示す。
図中、３は伝送路側クロックをｎ分周した後。
装置側クロックに同期した第１のリタイミングクロック
を生成する第１のリタイミングクロック生酸部分で、２
は入力データをｎ系列の並列データに変換した後、該ｎ
系列の並列データを該第１のリタイミングクロックに同
期させる系列変換・リタイミング部分である。
を生成する第１のリタイミングクロック生酸部分で、２
は入力データをｎ系列の並列データに変換した後、該ｎ
系列の並列データを該第１のリタイミングクロックに同
期させる系列変換・リタイミング部分である。
また、５は該第１のリタイミングクロック、装置側クロ
ックおよびｎ分周した装置側クロックを用いて、該系列
変換・リタイミング部分の出力データの安定領域に立上
り点を有する第２のリタイミングクロックを生成する第
２のリタイミングクロック生成部分で、４は該系列変換
・リタイミング部分の出力を該第２のリタイミングクロ
ックに同期させ、更に、該ｎ分周した装置側クロックに
同期させた後、逆変換して出力データを取り出すリタイ
ミング・・系列逆変換部分である。
ックおよびｎ分周した装置側クロックを用いて、該系列
変換・リタイミング部分の出力データの安定領域に立上
り点を有する第２のリタイミングクロックを生成する第
２のリタイミングクロック生成部分で、４は該系列変換
・リタイミング部分の出力を該第２のリタイミングクロ
ックに同期させ、更に、該ｎ分周した装置側クロックに
同期させた後、逆変換して出力データを取り出すリタイ
ミング・・系列逆変換部分である。
本発明は第１のリタイミングクロック生成部分で伝送路
側クロックをｎ分周した後、装置側クロックに同期させ
て第１のリタイミングクロックを生成する。
側クロックをｎ分周した後、装置側クロックに同期させ
て第１のリタイミングクロックを生成する。
一方、系列変換・リタイミング部分で入力データをｎ系
列のデータに変換した後、該第１のリタイミングクロッ
クに同期させる。
列のデータに変換した後、該第１のリタイミングクロッ
クに同期させる。
また、第２のリタイミングクロック生成部分で第１のリ
タイミングクロック、装置側クロックおよびｎ分周した
装置側クロックを用いて該系列変換・リタイミング部分
の出力の安定領域に立上り点を有する第２のリタイミン
グクロックを生成する。
タイミングクロック、装置側クロックおよびｎ分周した
装置側クロックを用いて該系列変換・リタイミング部分
の出力の安定領域に立上り点を有する第２のリタイミン
グクロックを生成する。
そして、該系列変換・リタイミング部分の出力を第２の
リタイミングクロックに同期させ、更に。
リタイミングクロックに同期させ、更に。
ｎ分周した装置側クロックに同期させた後、系列逆変換
して装置側クロックに同期した出力データを取り出す。
して装置側クロックに同期した出力データを取り出す。
即ち、伝送路側クロックに同期した入力データを装置側
クロックに同期したデータに変換して出力するが、この
回路はトランジスタを用いて遅延回路の機能を持たせて
いるので、 ＬＳＩ化が容易である。
クロックに同期したデータに変換して出力するが、この
回路はトランジスタを用いて遅延回路の機能を持たせて
いるので、 ＬＳＩ化が容易である。
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。ここで、第３図の左側の符号は第
２図中の同じ符号の部分の波形を示す。
の動作説明図を示す。ここで、第３図の左側の符号は第
２図中の同じ符号の部分の波形を示す。
また、直列／並列変換器２１．フリップフロップ（ＦＦ
）２２は系列変換・リタイミング部分２の構成部分、４
分周器３１． ＦＦ ３２，３３は第１のリタイミング
クロック生成部分３の構成部分、ＦＦ ４１．．４２．
並列／直列変換器４３はリタイミング・系列逆変換部分
４の構成部分、４分周器５ｘ、ＦＦ ５２． ｓａ、５
５． ＡＮＤゲート５４． インバータ５６．５７は第
２のリタイミング・クロック生成部分５の構成部分を示
す。
）２２は系列変換・リタイミング部分２の構成部分、４
分周器３１． ＦＦ ３２，３３は第１のリタイミング
クロック生成部分３の構成部分、ＦＦ ４１．．４２．
並列／直列変換器４３はリタイミング・系列逆変換部分
４の構成部分、４分周器５ｘ、ＦＦ ５２． ｓａ、５
５． ＡＮＤゲート５４． インバータ５６．５７は第
２のリタイミング・クロック生成部分５の構成部分を示
す。
以下、ｎ−４として第３図を参照して第２図の動作を説
明する。
明する。
先ず、第３図−■に示す入力データが直列／並列変換器
２１で４系列の並列データに変換され、 ＦＦ２２に印
加される。尚、４系列の並列データを第３図−■に示す
１系列のデータで代表させている。
２１で４系列の並列データに変換され、 ＦＦ２２に印
加される。尚、４系列の並列データを第３図−■に示す
１系列のデータで代表させている。
一方、第３図−■に示す伝送路側クロックＷＣＫは４分
周器３１で４分周された後、装置側クロックＲＣＫを用
いてＦＦ ３２．３３で２度、ラッチして第３図−■に
示す第１のリタイミングクロックを生成してＦＦ ２２
に加える。そこで、 ＦＦ ２２から％ＷＣＫに同期し
た並列データが得られる。尚、 ｙ４ｗｃＫはＲＣＫに
同期している（第３図−■参照）。
周器３１で４分周された後、装置側クロックＲＣＫを用
いてＦＦ ３２．３３で２度、ラッチして第３図−■に
示す第１のリタイミングクロックを生成してＦＦ ２２
に加える。そこで、 ＦＦ ２２から％ＷＣＫに同期し
た並列データが得られる。尚、 ｙ４ｗｃＫはＲＣＫに
同期している（第３図−■参照）。
ここで、前記と同様に、 ＦＦ ３２．３３でＩ／４Ｋ
Ｋをラッチするのは、 ＰＦ ３２だけの場合はラッチ
できない可能性があり、これをできるだけ少なくする為
に２段にしている。
Ｋをラッチするのは、 ＰＦ ３２だけの場合はラッチ
できない可能性があり、これをできるだけ少なくする為
に２段にしている。
次に、第１のリタイミングクロックをＦＦ ５２に加え
ると、ここからＨレベルがＡＮＤゲート５４に印加され
る。また、 ＲＣＫを４分周器５１で４分周して得たＸ
ＲＣＫをＦＦ ５３に印加すると、ここからＨレベルが
同じ＜ ＡＮＤゲート５４に加えられる。
ると、ここからＨレベルがＡＮＤゲート５４に印加され
る。また、 ＲＣＫを４分周器５１で４分周して得たＸ
ＲＣＫをＦＦ ５３に印加すると、ここからＨレベルが
同じ＜ ＡＮＤゲート５４に加えられる。
これにより、 ＦＩ１５５にはＡＮＤゲート５４からの
Ｈレベルとインバータ５７を介してＲＣＫ とが加えら
れ。
Ｈレベルとインバータ５７を介してＲＣＫ とが加えら
れ。
ＲＣＫの立下り点く半周期シフトする）でラッチされ、
インバータ５６を介してＦＦ ５２．５３はリセットさ
れるので第３図−■、［相］に示す様な波形が得ら０ れる。
インバータ５６を介してＦＦ ５２．５３はリセットさ
れるので第３図−■、［相］に示す様な波形が得ら０ れる。
また、 ＦＦ ５５から第３図−■に示す様な第２のリ
タイミングクロックが得られるが、このクロックでＦＦ
２２の出力がＦＦ ４１にラッチされる。
タイミングクロックが得られるが、このクロックでＦＦ
２２の出力がＦＦ ４１にラッチされる。
尚、半周期シフトした為に第３図−■、■に示す様に第
２のリタイミングクロックの立上り点はＦＦ ２２の出
力の安定領域になるが、この立上り点をより、更に、右
側にシフトするにはＦＰ ５５を複数段、直列に接続す
ればよい。
２のリタイミングクロックの立上り点はＦＦ ２２の出
力の安定領域になるが、この立上り点をより、更に、右
側にシフトするにはＦＰ ５５を複数段、直列に接続す
ればよい。
そして、 ＦＦ ４１の出力を７ＲＣＫでＦＦ ４２に
ラッチし、更に並列／直列変換器４３で直列に変換すれ
ばＲＣＫに同期した入力データが得られる（第３図−０
，０，０参照）。
ラッチし、更に並列／直列変換器４３で直列に変換すれ
ばＲＣＫに同期した入力データが得られる（第３図−０
，０，０参照）。
即ち、遅延回路の代りに、 ＦＦ、分周器などのトラン
ジスタを使用してクロックを遅延させているので、ビッ
ト・バッファ回路のＬＳＩ化が容易である。
ジスタを使用してクロックを遅延させているので、ビッ
ト・バッファ回路のＬＳＩ化が容易である。
以上詳細に説明した様に本発明によれば、 ＬＳｌ化が
容易なビット・バッファ回路の提供ができると云う効果
がある。
容易なビット・バッファ回路の提供ができると云う効果
がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２は系列変換・リタイミング部分、 ３は第１のリタイミングクロック生成部分、４はリタイ
ミング・系列逆変換部分、 ５は第２のリタイミングクロック生成部分を示す。 ２
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２は系列変換・リタイミング部分、 ３は第１のリタイミングクロック生成部分、４はリタイ
ミング・系列逆変換部分、 ５は第２のリタイミングクロック生成部分を示す。 ２
Claims (1)
- 【特許請求の範囲】 伝送路側クロックに同期したデータを装置側クロックに
同期したデータに変換する際、 伝送路側クロックをｎ分周（ｎは正の整数）した後、装
置側クロックに同期した第１のリタイミングクロックを
生成する第１のリタイミングクロック生成部分（３）と 入力データをｎ系列の並列データに変換した後、該ｎ系
列の並列データを該第１のリタイミングクロックに同期
させる系列変換・リタイミング部分（２）と 該第１のリタイミングクロック、装置側クロックおよび
ｎ分周した装置側クロックを用いて、該系列変換・リタ
イミング部分の出力データの安定領域に立上り点を有す
る第２のリタイミングクロックを生成する第２のリタイ
ミングクロック生成部分（５）と 該系列変換・リタイミング部分の出力を該第２のリタイ
ミングクロックに同期させ、更に、該ｎ分周した装置側
クロックに同期させた後、逆変換して出力データを取り
出すリタイミング・系列逆変換部分（４）とを有するこ
とを特徴とするビット・バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247437A JPH03109836A (ja) | 1989-09-22 | 1989-09-22 | ビット・バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247437A JPH03109836A (ja) | 1989-09-22 | 1989-09-22 | ビット・バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109836A true JPH03109836A (ja) | 1991-05-09 |
Family
ID=17163428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247437A Pending JPH03109836A (ja) | 1989-09-22 | 1989-09-22 | ビット・バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
-
1989
- 1989-09-22 JP JP1247437A patent/JPH03109836A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
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