TWI658700B - 積體電路、多通道傳輸裝置及其信號傳輸方法 - Google Patents

積體電路、多通道傳輸裝置及其信號傳輸方法 Download PDF

Info

Publication number
TWI658700B
TWI658700B TW107124463A TW107124463A TWI658700B TW I658700 B TWI658700 B TW I658700B TW 107124463 A TW107124463 A TW 107124463A TW 107124463 A TW107124463 A TW 107124463A TW I658700 B TWI658700 B TW I658700B
Authority
TW
Taiwan
Prior art keywords
signal
clock signal
signals
circuit
clock
Prior art date
Application number
TW107124463A
Other languages
English (en)
Other versions
TW202007082A (zh
Inventor
簡廷旭
鄭智文
廖華史
Original Assignee
創意電子股份有限公司
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 創意電子股份有限公司, 台灣積體電路製造股份有限公司 filed Critical 創意電子股份有限公司
Priority to TW107124463A priority Critical patent/TWI658700B/zh
Priority to US16/184,944 priority patent/US10389515B1/en
Application granted granted Critical
Publication of TWI658700B publication Critical patent/TWI658700B/zh
Publication of TW202007082A publication Critical patent/TW202007082A/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0091—Transmitter details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

一種積體電路、多通道傳輸裝置及其信號傳輸方法。多通道傳輸裝置包括前級電路、時脈信號產生器以及後級電路。前級電路接收多個第一時脈信號以及多個資料信號，選擇第一時脈信號的其中之一以作為基準時脈信號，依據基準時脈信號以傳送資料信號並分別產生多個中繼信號。時脈信號產生器依據第二時脈信號以產生第一時脈信號，其中，第二時脈信號的頻率高於第一時脈信號的頻率。後級電路依據第二時脈信號以傳送中繼信號以分別產生多個輸出信號。其中，前級電路為數位電路，後級電路為類比電路。

Description

積體電路、多通道傳輸裝置及其信號傳輸方法
本發明是有關於一種積體電路、多通道傳輸裝置以及其信號傳輸方法，且特別是有關於一種降低資料傳輸偏移（skew）的積體電路、多通道傳輸裝置以及其信號傳輸方法。
隨著電子科技的進步，電子設備成為人們生活中的重要工具。電子設備中的積體電路常藉由多通道傳輸裝置的設置，用以提供高頻寬的資料傳輸能力。
然而，在多通道傳輸裝置中，經常可能產生資料傳輸的偏移（skew）而造成資料傳輸的延遲。資料傳輸的偏移可能肇因於多通道間時脈信號傳輸導線的走線差異、多通道之間類比電路與高速（序列）時脈信號與除頻後慢速（並列）時脈信號的相位差異以及跨區的時脈信號（Clock Domain Crossing, CDC）的差異等因素。
特別是，當發生亞穩態（metastability）狀態時，多通道傳輸裝置可能產生的資料傳輸偏移會被擴大，造成更嚴重的資料傳輸延遲。
本發明提供一種積體電路、多通道傳輸裝置以及其信號傳輸方法，可有效減低資料傳輸時所產生的傳輸延遲。
本發明的多通道傳輸裝置包括前級電路、時脈信號產生器以及後級電路。前級電路接收多個第一時脈信號以及多個資料信號，選擇第一時脈信號的其中之一以作為基準時脈信號，依據基準時脈信號以傳送資料信號並分別產生多個中繼信號。時脈信號產生器接收第二時脈信號，依據第二時脈信號以產生一時脈信號，其中，第二時脈信號的頻率高於第一時脈信號的頻率。後級電路耦接前級電路以及時脈信號產生器，依據第二時脈信號以傳送中繼信號以分別產生多個輸出信號。其中，前級電路包括並列旗標信號同步電路。並列旗標信號同步電路接收旗標信號，並依據基準時脈信號同步旗標信號以產生第一同步旗標信號，其中，前級電路結合第一同步旗標信號至各中繼信號中，並傳送至後級電路。其中，前級電路為數位電路，後級電路為類比電路。
本發明的積體電路包括多通道傳輸裝置。多通道傳輸裝置包括如前所述的時脈信號產生器、至少一如前所述的前級電路以及至少一如前所述的後級電路。
本發明的多通道信號傳輸方法包括：提供前級電路以接收多個第一時脈信號以及多個資料信號，選擇第一時脈信號的其中之一以作為基準時脈信號，並依據基準時脈信號以傳送資料信號並分別產生多個中繼信號；提供時脈信號產生器以依據第二時脈信號以產生第一時脈信號，其中第二時脈信號的頻率高於第一時脈信號的頻率；提供後級電路以依據第二時脈信號以傳送中繼信號以分別產生多個輸出信號；以及，使前級電路接收旗標信號，並依據基準時脈信號同步旗標信號以產生第一同步旗標信號，其中，前級電路結合第一同步旗標信號至各中繼信號中，並傳送至後級電路。其中，該前級電路為數位電路，該後級電路為類比電路。
基於上述，本發明透過將多通道傳輸裝置區分為數位電路的前級電路以及類比電路的後級電路。並透過使為類比電路的後級電路基於相對高頻率的第二時脈信號來進行資料傳輸的動作。如此一來，即使發生亞穩態（metastability）狀態時，也可有效降低所可能產生的資料傳輸偏移（skew），並提升資料傳輸的速度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明一實施例的多通道傳輸裝置的示意圖。多通道傳輸裝置100包括前級電路110、後級電路120以及時脈信號產生器130。前級電路110耦接至時脈信號產生器130。前級電路110接收一多通道時脈CKx(p)與一多通道資料DTx(p)，其中多通道時脈CKx(p)包含多個第一時脈信號PMAD_CK0~PMAD_CKN，多通道資料DTx(p)包含多個並列的資料信號DT0~DTN。前級電路110選擇多通道時脈CKx(p)其中之一的第一時脈信號PMAD_CK0~PMAD_CKN作為基準時脈信號。前級電路110依據基準時脈信號用以接收多通道資料DTx(p)以及輸出一多通道中繼信號MSx(p)，其中，多通道中繼信號MSx(p)包含多個並列的中繼信號MS0~MSN。
後級電路120耦接至前級電路110以及時脈信號產生器130。後級電路120依據第二時脈信號CK(s)用以接收多通道中繼信號MSx(p)，以及輸出一多通道輸出信號TXPNx(s)，其中多通道輸出信號TXPNx(s)包含多個序列的輸出信號TXPN0~TXPNN。而時脈信號產生器130用以接收第二時脈信號CK(s)，並依據第二時脈信號CK(s)以產生多通道時脈CKx(p)。其中，多通道時脈CKx(p)的頻率皆低於第二時脈信號CK(s)的頻率。
在本實施例中，時脈信號產生器130依據多個不同的除數對第二時脈信號CK(s)進行除頻動作，以產生多通道時脈CKx(p)，其中，多通道時脈CKx(p)具有多個頻率相同且相位相異的第一時脈信號PMAD_CK0~PMAD_CKN。上述的除數可以是大於1的任意實數，沒有特別的限制。
值得注意的，在本實施例中，前級電路110為數位電路，後級電路120則為類比電路。並且，前級電路110選擇多通道時脈CKx(p)其中之一的第一時脈信號PMAD_CK0~PMAD_CKN作為基準時脈信號，並依據具有相對低頻率的基準時脈信號來進行多通道資料DTx(p)的傳送動作。由於前級電路110為數位電路，因此，前級電路110所產生的資料偏移（skew）狀態可以透過靜態時序分析（Static Timing Analysis, STA）的技術來得到控制。
另一方面，在後級電路120中，多通道中繼信號MSx(p)的傳輸動作則依據具有相對高頻率的第二時脈信號CK(s)來進行。如此一來，類比電路形式的後級電路120可以基於單一時脈信號來進行設計，可降低在設計上，為克服資料偏移（skew）狀態所產生的設計複雜度。並且，透過基於相對高頻率的第二時脈信號CK(s)來進行資料傳輸動作，即使在發生亞穩態（metastability）狀態的現象時，也可以使所產生的資料偏移的程度降至最低。
以下請參照圖2，圖2繪示本發明另一實施例的多通道傳輸裝置的電路示意圖。多通道傳輸裝置200包括前級電路210、後級電路220以及時脈信號產生器230。前級電路210包括多個數位傳輸通道LANE[0]~LANE[3]、並列旗標信號同步電路SYNC1(p)以及選擇器SEL(p)。數位傳輸通道LANE[0]~LANE[3]分別接收並列的資料信號DT0~DT3，其中，各資料信號DT0~DT3為具有多個位元的並列信號。選擇器SEL(p)接收由時脈信號產生器230所產生的多通道時脈CKx(p)，並選擇多通道時脈CKx(p)其中之一的時脈信號以產生基準時脈信號CK(p)。
數位傳輸通道LANE[0]~LANE[3]分別具有正反器組211~214，正反器組211~214的輸入端分別接收資料信號DT0~DT3。正反器組211~214的時脈端與選擇器SEL(p)之間可設置(或不設置)適當的傳輸延遲電路DE1~DE3以使正反器組211~214依據基準時脈信號CK(p)所產生的觸發動作的時間點實質上相同。
正反器組211~214依據基準時脈信號CK(p)來進行資料信號DT0~DT3的資料傳輸動作，並分別在正反器組211~214的輸出端產生並列的中繼信號MS0~MS3。
在另一方面，並列旗標信號同步電路SYNC1(p)接收一旗標信號TXFLAG(p)，並依據基準時脈信號CK(p)進行旗標信號TXFLAG(p)的同步動作以產生同步旗標信號FLAG(p)，前述中的旗標信號TXFLAG(p)來源可為重置信號或啟動信號。並且，前級電路210結合同步旗標信號FLAG(p)至各中繼信號MS0~MS3中，並將結合後的信號傳送至後級電路220。
值得一提的，各正反器組211~214皆可具有多個正反器，其中各正反器組211~214中的正反器的數量可以與各資料信號DT0~DT3的位元數相符。
後級電路220包括多個分別對應於數位傳輸通道LANE[0]~LANE[3]的類比傳輸通道ALANE[0]~ALANE[3]。類比傳輸通道ALANE[0]~ALANE[3]分別包括正反器組221~224、序列旗標信號同步電路SYNC2~SYNC5、並列序列信號轉換電路250~253以及輸出級正反器225~228。
正反器組221~224分別對應耦接於正反器組211~214與並列旗標信號同步電路SYNC1(p)，並分別用以接收中繼信號MS0~MS3以及同步旗標信號FLAG(p)。正反器組221~224依據基準時脈信號CK(p)用以傳送中繼信號MS0~MS3以及同步旗標信號FLAG(p)至後級電路220的序列旗標信號同步電路SYNC2~SYNC5與並列序列信號轉換電路250~253。前述中，每一正反器組221~224中的正反器數量實質上大於每一正反器組211~214中的正反器數量。值得一提的，正反器組221~224的時脈端上可分別設置適當的傳輸延遲電路DE4~DE7，以調整正反器組221~224的被觸發時間點實質上相同。
在本實施例中，正反器組221~224分別對應產生第一資料信號DP0~DP3以及旗標DP_FLAG0 ~ DP_FLAG3，其中，各第一資料信號DP0~DP3為具有多個位元的並列信號。第一資料信號DP0~DP3分別被傳送至並列序列信號轉換電路250~253，旗標DP_FLAG0~DP_FLAG3則分別被傳送至序列旗標信號同步電路SYNC2~SYNC5。序列旗標信號同步電路SYNC2~SYNC5依據第二時脈信號CK(s)以分別針對旗標DP_FLAG0~DP_FLAG3進行同步，並分別產生多個同步旗標信號FLAG(s)。在此請注意，序列旗標信號同步電路SYNC2~SYNC5接收第二時脈信號CK(s)的路徑間，可透過設置(或不設置)適當的傳輸延遲電路DEA8~DEA10來使序列旗標信號同步電路SYNC2~SYNC5的被觸發時間點實質上相同。其中，在本實施例中，傳輸延遲電路DEA8~DAE10所提供的時間延遲的長短可以全相同、全不相同或部分相同，並可由設計者依據電路的布局、製程參數以及運作狀態來設定，沒有特別的限制。
承續上述的說明，並列序列信號轉換電路250~253分別接收第一資料信號DP0~DP3、同步旗標信號FLAG(s)以及第二時脈信號CK(s)。各並列序列轉換電路250~253依據所接收的同步旗標信號FLAG(s)來設定轉換動作的起始時間點，並依據第二時脈信號CK(s)以分別依序傳輸各第一資料信號DP0~DP3的各個位元以分別產生第二資料信號DS0~DS3。其中，第二資料信號DS0~DS3為序列信號。
第二資料信號DS0~DS3分別被傳輸至輸出級正反器225~228。輸出級正反器225~228並依據第二時脈信號CK(s)來分別傳輸第二資料信號DS0~DS3以產生輸出信號TXPN0~TXPN3。值得一提的，輸出級正反器225~228的時脈端接收第二時脈信號CK(s)的路徑間，可配置（或不配置）適當的傳輸延遲電路（例如傳輸延遲電路DE11~DE13），以調整輸出級正反器225~228的被觸發時間點實質上相同。
在另一方面，時脈信號產生器230可以由一個或多個除頻器來建構，其中時脈信號產生器230可以提供多個除數，以針對第二時脈信號CK(s)進行除頻並產生具有多個頻率相同且相位相異的第一時脈信號PMAD_CK0~PMAD_CKN的多通道時脈CKx(p)。關於除頻器的硬體架構，可依本領域具通常知識者所熟知的除頻器架構來實施，沒有特定的限制。
值得一提的，本發明實施例中，前級電路210並非單純透過傳輸導線將同步旗標信號FLAG(p)傳送至後級電路220，而是應用正反器組221~224以依據基準時脈信號CK(p)來傳送至後級電路220。如此一來，後級電路220所獲得的旗標DP_FLAG0~DP_FLAG3其時間延遲可以獲得很好的控制，降低可能產生的資料偏移。
請參照圖3繪示的時脈信號的波形示意圖。時脈信號產生器230接收相對高頻率的，並透過除頻產生相對低頻率的多通道時脈CKx(p)。在本實施例中，第二時脈信號CK(s)的頻率可以為多通道時脈CKx(p)的頻率的兩倍。當然，在本發明其他實施例中，第二時脈信號CK(s)的頻率可以為多通道時脈CKx(p)的頻率的A倍，A為大於1的任意實數。
另外，第二時脈信號CK(s)可以透過鎖相迴路電路來產生。其中，鎖相迴路電路可接收源時脈信號，並針對源時脈信號進行倍頻動作以產生第二時脈信號CK(s)。在此，本發明實施例中可應用本領域具通常知識者所熟知的鎖相迴路電路來實施，沒有特別的限制。
請重新參照圖2，附帶一提的，關於上述本實施例中的傳輸延遲電路，可以透過一個或多個串接的緩衝器或反向器，或其他任意可提供時間延遲的半導體元件來實施，沒有特定的限制。此外，並列旗標信號同步電路SYNC1可以利用數位形式的正反器來建構，序列旗標信號同步電路SYNC2~SYNC4則可以利用類比形式的正反器來建構。
依據上述的說明可以得知，在本發明實施例中，前級電路210可透過靜態時序分析的方式，在溫度、電壓以及製程漂移的影響下，使其產生的資料偏移不大於500皮秒（picosecond）。更值得一提的，在後級電路220基於第二時脈信號CK(s)以進行資料傳輸的前提下，後級電路220所可能產生的資料偏移，可不大於兩倍的UI(Unit Interval)，其中UI等於第二時脈信號CK(s)的週期。
以下請參照圖4，圖4繪示本發明實施例的並列序列信號轉換電路的實施方式的示意圖。並列序列信號轉換電路400包括多個暫存器410、選擇器420以及移位計數器430。多個暫存器410分別接收第一資料信號DP0的多個位元。暫存器410的輸出端耦接至選擇器420。移位計數器430接收同步旗標FLAG(s)以及第二時脈信號CK(s)。移位計數器430依據同步旗標FLAG(s)以啟動計數動作，並依據第二時脈信號CK(s)執行計數動作以產生一計數結果。選擇器420依據移位計數器430的計數結果以依序選擇多個暫存器410的其中之一所儲存的資料以進行輸出，並藉以產生第二資料信號DS0。
接著請參照圖5，圖5繪示本發明一實施例的積體電路的示意圖。積體電路500包括核心電路501以及多通道傳輸裝置510。多通道傳輸裝置510耦接至核心電路501，用以傳輸核心電路501中所產生的資料信號。多通道傳輸裝置510包括時脈信號產生器513、前級電路511、521以及後級電路512、522。前級電路511耦接至後級電路512，前級電路521耦接至後級電路522。其中，積體電路500中可設置的前級電路、後級電路的數量可以為一組或多組，沒有特別的限制。
關於時脈信號產生器513、前級電路511、521以及後級電路512、522的實施細節，在前述的實施例中已有詳盡的說明，在此恕不多贅述。
請參照圖6，圖6繪示本發明實施例的多通道信號傳輸方法的流程圖。步驟S610提供一前級電路以接收多個第一時脈信號以及多個資料信號，選擇第一時脈信號的其中之一以作為基準時脈信號，並依據基準時脈信號以傳送資料信號並分別產生多個中繼信號；步驟S620提供時脈信號產生器以依據第二時脈信號以產生第一時脈信號，其中，第二時脈信號的頻率高於第一時脈信號的頻率；步驟S630提供後級電路以依據第二時脈信號以傳送中繼信號以分別產生多個輸出信號；以及，步驟S640提供前級電路以接收一旗標信號，並依據基準時脈信號同步旗標信號以產生第一同步旗標信號。其中，前級電路結合第一同步旗標信號至各中繼信號中，並傳送至後級電路。在本實施例中，前級電路為數位電路，後級電路為類比電路。
關於上述步驟的實施細節，在前述的實施例及實施方式已有詳細的說明，在此恕不多贅述。
綜上所述，本發明使多通道傳輸裝置中，類比電路形式的後級電路內部一致性的依據具有相對高頻率的第二時脈信號來進行資料信號傳輸的動作，可有效降低所可能發生的資料偏移的程度。並且，在發生亞穩態狀態的情況下，資料偏移的程度也可以有效的倍降低。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200‧‧‧多通道傳輸裝置
110、210‧‧‧前級電路
120、220‧‧‧後級電路
130、230‧‧‧時脈信號產生器
CKx(p)‧‧‧多通道時脈
DTx(p)‧‧‧多通道資料
PMAD_CK0~PMAD_CKN‧‧‧第一時脈信號
DT0~DTN‧‧‧資料信號
MSx(p)‧‧‧多通道中繼信號
TXPNx(s)‧‧‧多通道輸出信號
MS0~MSN‧‧‧中繼信號
CK(s)‧‧‧第二時脈信號
TXPN0~TXPNN‧‧‧輸出信號
LANE[0]~LANE[3]‧‧‧數位傳輸通道
SYNC(p)‧‧‧並列旗標同步電路
SYNC2~SYNC5‧‧‧序列旗標信號同步電
SEL(p)‧‧‧選擇器
CK(p)‧‧‧基準時脈信號
211~214、221~224‧‧‧正反器組
DE1~DE7、DEA8~DEA11、DEA1‧‧‧傳輸延遲電路
ALANE[0]~ALANE[3]‧‧‧類比傳輸通道
251~254、400‧‧‧並列序列信號轉換電路
225~228‧‧‧輸出級正反器
TXFLAG(p)‧‧‧旗標信號
DP_FLAG0 ~ DP_FLAG3‧‧‧旗標
DS0~DS3‧‧‧第二資料信號
410‧‧‧暫存器
420‧‧‧選擇器
430‧‧‧移位計數器
FLAG(s)、FLAG(p)‧‧‧同步旗標信號
500‧‧‧積體電路
501‧‧‧核心電路
510‧‧‧多通道傳輸裝置
511、521‧‧‧前級電路
512、522‧‧‧後級電路
S610~S640‧‧‧多通道資料傳輸方法的步驟
圖1繪示本發明一實施例的多通道傳輸裝置的示意圖。 圖2繪示本發明另一實施例的多通道傳輸裝置的電路示意圖。 圖3繪示時脈信號的波形示意圖。 圖4繪示本發明實施例的並列序列信號轉換電路的實施方式的示意圖。 圖5繪示本發明一實施例的積體電路的示意圖。 圖6繪示本發明實施例的多通道信號傳輸方法的流程圖。

Claims (21)

  1. 一種多通道傳輸裝置，包括：一前級電路，接收多個第一時脈信號以及多個資料信號，選擇該些第一時脈信號的其中之一以作為一基準時脈信號，依據該基準時脈信號以傳送該些資料信號並分別產生多個中繼信號；一時脈信號產生器，接收一第二時脈信號，依據該第二時脈信號以產生該些第一時脈信號，其中該第二時脈信號的頻率高於該些第一時脈信號的頻率；以及一後級電路，耦接該前級電路以及該時脈信號產生器，依據該第二時脈信號以傳送該些中繼信號以分別產生多個輸出信號，其中，該前級電路包括：一並列旗標信號同步電路，接收一旗標信號，並依據該基準時脈信號同步該旗標信號以產生一第一同步旗標信號，其中，該前級電路結合該第一同步旗標信號至各該中繼信號中，並傳送至該後級電路，其中，該前級電路為數位電路，該後級電路為類比電路。
  2. 如申請專利範圍第1項所述的多通道傳輸裝置，其中該前級電路更包括：多個數位傳輸通道，分別接收該些資料信號，依據該基準時脈信號傳送該些資料信號以分別產生該些中繼信號，其中，各該資料信號以及各該中繼信號為具有多位元的並列信號。
  3. 如申請專利範圍第1項所述的多通道傳輸裝置，其中該後級電路包括：多個類比傳輸通道，分別接收該些中繼信號，依據該第二時脈信號傳送該些中繼信號以產生該些輸出信號，其中各該輸出信號為依據該第二時脈信號所產生的序列信號。
  4. 如申請專利範圍第3項所述的多通道傳輸裝置，其中各該類比傳輸通道包括：一正反器組，接收各該中繼信號以及該第一同步旗標信號，依據該基準時脈信號以產生多個第一資料信號以及一旗標；一序列旗標信號同步電路，依據該第二時脈信號同步該第一同步旗標信號以產生一第二同步旗標信號；一並列序列信號轉換電路，基於該第二同步旗標信號，並依據該第二時脈信號以依序傳輸各該第一資料信號以產生一第二資料信號，其中，該第二資料信號為序列信號；以及一輸出級正反器，依據該第二時脈信號以同步該第二資料信號並產生對應的輸出信號。
  5. 如申請專利範圍第4項所述的多通道傳輸裝置，其中對應該些類比傳輸通道的該些旗標信號同步電路的被觸發時間點相同。
  6. 如申請專利範圍第4項所述的多通道傳輸裝置，其中各該類比傳輸通道更包括：一傳輸延遲電路，串接在該序列旗標信號同步電路接收該第二時脈信號的路徑間，用以調整該序列旗標信號同步電路的被觸發時間點。
  7. 如申請專利範圍第4項所述的多通道傳輸裝置，其中該並列序列信號轉換電路包括：多個暫存器，分別接收並暫存該些第一資料信號；一移位計數器，依據該第二同步旗標信號以啟動一計數動作，並依據該第二時脈信號執行該計數動作以產生一計數結果；以及一選擇器，耦接至該些暫存器，依據該計數結果以依序選擇該些暫存器分別儲存的該些第一資料信號的其中之一以進行輸出，並藉以產生該第二資料信號。
  8. 如申請專利範圍第4項所述的多通道傳輸裝置，其中各該類比傳輸通道更包括：一傳輸延遲電路，串接在該輸出級正反器接收該第二時脈信號的路徑間，用以調整該輸出級正反器的被觸發時間點。
  9. 如申請專利範圍第4項所述的多通道傳輸裝置，其中該些類比傳輸通道對應的該些輸出級正反器的被觸發時間點相同。
  10. 如申請專利範圍第1項所述的多通道傳輸裝置，更包括：一鎖相迴路電路，依據一源時脈信號以產生該第二時脈信號。
  11. 一種積體電路，包括：一多通道傳輸裝置，包括：至少一前級電路，接收多個第一時脈信號以及多個資料信號，選擇該些第一時脈信號的其中之一以作為一基準時脈信號，依據該基準時脈信號以傳送該些資料信號並分別產生多個中繼信號；一時脈信號產生器，接收一第二時脈信號，依據該第二時脈信號以產生該些第一時脈信號，其中該第二時脈信號的頻率高於該些第一時脈信號的頻率；以及至少一後級電路，耦接該至少一前級電路以及該時脈信號產生器，依據該第二時脈信號以傳送該些中繼信號以分別產生多個輸出信號，其中，該至少一前級電路包括：一並列旗標信號同步電路，接收一旗標信號，並依據該基準時脈信號同步該旗標信號以產生一第一同步旗標信號，其中，該前級電路結合該第一同步旗標信號至各該中繼信號中，並傳送至該至少一後級電路，其中，該至少一前級電路為數位電路，該至少一後級電路為類比電路。
  12. 如申請專利範圍第11項所述的積體電路，其中該至少一前級電路更包括：多個數位傳輸通道，分別接收該些資料信號，依據該基準時脈信號傳送該些資料信號以分別產生該些中繼信號，其中，各該資料信號以及各該中繼信號為具有多位元的並列信號。
  13. 如申請專利範圍第11項所述的積體電路，其中該至少一後級電路包括：多個類比傳輸通道，分別接收該些中繼信號，依據該第二時脈信號傳送該些中繼信號以產生該些輸出信號，其中各該輸出信號為依據該第二時脈信號所產生的序列信號。
  14. 如申請專利範圍第13項所述的積體電路，其中各該類比傳輸通道包括：一正反器組，接收各該中繼信號以及該第一同步旗標信號，依據該基準時脈信號以產生多個第一資料信號以及一旗標；一序列旗標信號同步電路，依據該第二時脈信號同步該第一同步旗標信號以產生一第二同步旗標信號；一並列序列信號轉換電路，基於該第二同步旗標信號，並依據該第二時脈信號以依序傳輸各該第一資料信號以產生一第二資料信號，其中，該第二資料信號為序列信號；以及一輸出級正反器，依據該第二時脈信號以同步該第二資料信號並產生對應的輸出信號。
  15. 如申請專利範圍第14項所述的積體電路，其中對應該些類比傳輸通道的該些旗標信號同步電路的被觸發時間點相同。
  16. 如申請專利範圍第14項所述的積體電路，其中各該類比傳輸通道更包括：一傳輸延遲電路，串接在該序列旗標信號同步電路接收該第二時脈信號的路徑間，用以調整該序列旗標信號同步電路的被觸發時間點。
  17. 如申請專利範圍第14項所述的積體電路，其中該並列序列信號轉換電路包括：多個暫存器，分別接收並暫存該些第一資料信號；一移位計數器，依據該第二同步旗標信號以啟動一計數動作，並依據該第二時脈信號執行該計數動作以產生一計數結果；以及一選擇器，耦接至該些暫存器，依據該計數結果以依序選擇該些暫存器分別儲存的該些第一資料信號的其中之一以進行輸出，並藉以產生該第二資料信號。
  18. 如申請專利範圍第14項所述的積體電路，其中各該類比傳輸通道更包括：一傳輸延遲電路，串接在該輸出級正反器接收該第二時脈信號的路徑間，用以調整該輸出級正反器的被觸發時間點。
  19. 如申請專利範圍第14項所述的積體電路，其中該些類比傳輸通道對應的該些輸出級正反器的被觸發時間點相同。
  20. 如申請專利範圍第11項所述的積體電路，其中該多通道傳輸裝置更包括：一鎖相迴路電路，依據一源時脈信號以產生該第二時脈信號。
  21. 一種多通道信號傳輸方法，包括：提供一前級電路以接收多個第一時脈信號以及多個資料信號，選擇該些第一時脈信號的其中之一以作為一基準時脈信號，並依據該基準時脈信號以傳送該些資料信號並分別產生多個中繼信號；提供一時脈信號產生器以依據一第二時脈信號以產生該些第一時脈信號，其中該第二時脈信號的頻率高於該些第一時脈信號的頻率；提供一後級電路以依據該第二時脈信號以傳送該些中繼信號以分別產生多個輸出信號；以及使該前級電路接收一旗標信號，並依據該基準時脈信號同步該旗標信號以產生一第一同步旗標信號，其中，該前級電路結合該第一同步旗標信號至各該中繼信號中，並傳送至該後級電路，其中，該前級電路為數位電路，該後級電路為類比電路。
TW107124463A 2018-07-16 2018-07-16 積體電路、多通道傳輸裝置及其信號傳輸方法 TWI658700B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107124463A TWI658700B (zh) 2018-07-16 2018-07-16 積體電路、多通道傳輸裝置及其信號傳輸方法
US16/184,944 US10389515B1 (en) 2018-07-16 2018-11-08 Integrated circuit, multi-channel transmission apparatus and signal transmission method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107124463A TWI658700B (zh) 2018-07-16 2018-07-16 積體電路、多通道傳輸裝置及其信號傳輸方法

Publications (2)

Publication Number Publication Date
TWI658700B true TWI658700B (zh) 2019-05-01
TW202007082A TW202007082A (zh) 2020-02-01

Family

ID=67347921

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107124463A TWI658700B (zh) 2018-07-16 2018-07-16 積體電路、多通道傳輸裝置及其信號傳輸方法

Country Status (2)

Country Link
US (1) US10389515B1 (zh)
TW (1) TWI658700B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038602B1 (en) 2020-02-05 2021-06-15 Credo Technology Group Limited On-chip jitter evaluation for SerDes
US10992501B1 (en) 2020-03-31 2021-04-27 Credo Technology Group Limited Eye monitor for parallelized digital equalizers
US10892763B1 (en) * 2020-05-14 2021-01-12 Credo Technology Group Limited Second-order clock recovery using three feedback paths

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365969A1 (en) * 2015-06-12 2016-12-15 Infineon Technologies Ag Electronic circuit and method for transferring data between clock domains
US9614500B2 (en) * 2014-08-18 2017-04-04 Semiconductor Manufacturing International (Shanghai) Corporation Electronic circuit, electronic apparatus, and method for eliminating metastability
US20170310310A1 (en) * 2016-04-26 2017-10-26 Infineon Technologies Ag Electronic circuit and method for transferring data

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710871A (en) * 1982-11-01 1987-12-01 Ncr Corporation Data transmitting and receiving apparatus
US6307868B1 (en) * 1995-08-25 2001-10-23 Terayon Communication Systems, Inc. Apparatus and method for SCDMA digital data transmission using orthogonal codes and a head end modem with no tracking loops
US6115422A (en) * 1997-09-26 2000-09-05 International Business Machines Corporation Protocol and procedure for time base change in an MPEG-2 compliant datastream
US6327259B1 (en) * 1998-06-01 2001-12-04 Advanced Micro Devices, Inc. Flexible placement of serial data within a time divisioned multiplexed frame through programmable time slot start and stop bit positions
JP2000021137A (ja) * 1998-06-30 2000-01-21 Sony Corp 編集装置
US6771725B2 (en) * 1998-11-09 2004-08-03 Broadcom Corporation Multi-pair gigabit ethernet transceiver
US6288656B1 (en) * 1999-12-21 2001-09-11 Lsi Logic Corporation Receive deserializer for regenerating parallel data serially transmitted over multiple channels
IT1317614B1 (it) * 2000-03-17 2003-07-15 Cit Alcatel Metodo ed apparato per trasmettere/ricevere segnali digitali dilivello stm-4(sdh) o sts-12(sonet) su due portanti rf in una sezione
US6693918B1 (en) * 2000-04-28 2004-02-17 Agilent Technologies, Inc. Elastic buffers for serdes word alignment and rate matching between time domains
US6509773B2 (en) * 2000-04-28 2003-01-21 Broadcom Corporation Phase interpolator device and method
JP3636145B2 (ja) * 2001-06-15 2005-04-06 ソニー株式会社 復調タイミング生成回路および復調装置
US7167112B2 (en) * 2003-03-21 2007-01-23 D2Audio Corporation Systems and methods for implementing a sample rate converter using hardware and software to maximize speed and flexibility
US7606341B2 (en) * 2003-06-26 2009-10-20 International Business Machines Corporation Circuit for bit alignment in high speed multichannel data transmission
US7295644B1 (en) * 2003-07-14 2007-11-13 Marvell International Ltd. Apparatus for clock data recovery
US7349509B2 (en) * 2004-04-21 2008-03-25 Kawasaki Lsi U.S.A., Inc. Multi rate clock data recovery based on multi sampling technique
US7454537B1 (en) * 2004-04-22 2008-11-18 Altera Corporation Synchronization and channel deskewing circuitry for multi-channel serial links
US8050373B2 (en) * 2004-06-28 2011-11-01 Broadcom Corporation Phase interpolator based transmission clock control
TW200620938A (en) * 2004-09-07 2006-06-16 Nec Electronics Corp Synchronization device and semiconductor device
US7634694B2 (en) * 2004-10-15 2009-12-15 Standard Microsystems Corporation Selective scrambler for use in a communication system and method to minimize bit error at the receiver
US7558357B1 (en) * 2004-10-26 2009-07-07 Pmc-Sierra, Inc. Systems and methods for reducing frequency-offset induced jitter
US7599456B1 (en) * 2004-12-13 2009-10-06 Marvell International Ltd. Input/output data rate synchronization using first in first out data buffers
KR100674953B1 (ko) * 2005-02-05 2007-01-26 학교법인 포항공과대학교 반도체 메모리의 등화 수신기
US7684534B2 (en) * 2005-07-11 2010-03-23 International Business Machines Corporation Method and apparatus for handling of clock information in serial link ports
US7437500B2 (en) * 2005-08-05 2008-10-14 Lsi Corporation Configurable high-speed memory interface subsystem
US7720108B2 (en) * 2005-09-27 2010-05-18 Rohde & Schwarz Gmbh & Co. Kg Apparatus and method for inserting synchronization headers into serial data communication streams
JP2008178017A (ja) * 2007-01-22 2008-07-31 Nec Electronics Corp クロック同期システム及び半導体集積回路
US9231790B2 (en) * 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US7865756B2 (en) * 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
US7975082B2 (en) * 2007-07-12 2011-07-05 Oracle America, Inc. System and method to facilitate deterministic testing of data transfers between independent clock domains on a chip
US8116415B2 (en) * 2007-10-02 2012-02-14 Panasonic Corporation Semiconductor integrated circuit, communication apparatus, information playback apparatus, image display apparatus, electronic apparatus, electronic control apparatus and mobile apparatus
WO2009107173A1 (ja) * 2008-02-25 2009-09-03 パナソニック株式会社 位相制御装置及びそれを用いたデータ通信システム
US8473638B2 (en) * 2008-05-02 2013-06-25 James Aweya Method and apparatus for time and frequency transfer in communication networks
US7969813B2 (en) * 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US8504789B2 (en) * 2009-06-29 2013-08-06 Mosaid Technologies Incorporated Bridging device having a frequency configurable clock domain
EP2449678A4 (en) * 2009-06-30 2015-07-22 Rambus Inc CLOCK SIGNAL SETTING TECHNIQUES TO COMPENSATE NOISE
US8385374B1 (en) * 2009-07-15 2013-02-26 Marvell Israel (M.I.S.L.) Ltd. Multilane communication device
US8930740B2 (en) * 2010-02-23 2015-01-06 Rambus Inc. Regulation of memory IO timing using programmatic control over memory device IO timing
US8428045B2 (en) * 2010-03-16 2013-04-23 Harman International Industries, Incorporated Media clock recovery
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
EP2701334B1 (en) * 2011-04-21 2016-06-29 Fujitsu Limited Data reception apparatus and marker information extraction method
US8838999B1 (en) * 2011-05-17 2014-09-16 Applied Micro Circuits Corporation Cut-through packet stream encryption/decryption
US8913632B2 (en) * 2011-08-05 2014-12-16 Khalifa University Of Science, Technology And Research Method and system for frequency synchronization
WO2013061272A1 (en) * 2011-10-28 2013-05-02 Koninklijke Philips Electronics N.V. Data communication with interventional instruments
US8760325B2 (en) * 2012-03-23 2014-06-24 Analog Devices, Inc. Scheme for balancing skew between lanes of high-speed serial digital interface
US8836394B2 (en) * 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
US9329623B2 (en) * 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
JP5776657B2 (ja) * 2012-09-18 2015-09-09 株式会社デンソー 受信回路
US9337934B1 (en) * 2012-11-29 2016-05-10 Clariphy Communications, Inc. Coherent transceiver architecture
US9032274B2 (en) * 2013-02-14 2015-05-12 Advanced Micro Devices, Inc. Method and apparatus for clock and data recovery
TWI543596B (zh) * 2013-12-26 2016-07-21 晨星半導體股份有限公司 多媒體介面接收電路
TWI519119B (zh) * 2014-04-17 2016-01-21 創意電子股份有限公司 時脈資料回復電路與方法
TWI705666B (zh) * 2015-06-15 2020-09-21 日商新力股份有限公司 傳送裝置、接收裝置、通信系統
WO2017037880A1 (ja) * 2015-09-01 2017-03-09 日本電気株式会社 Δς変調器、送信機及び積分器
US9474034B1 (en) * 2015-11-30 2016-10-18 International Business Machines Corporation Power reduction in a parallel data communications interface using clock resynchronization
US10038450B1 (en) * 2015-12-10 2018-07-31 Xilinx, Inc. Circuits for and methods of transmitting data in an integrated circuit
US10090883B2 (en) * 2015-12-15 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Radio frequency interconnect having a preamble generator
US10205586B2 (en) * 2016-02-02 2019-02-12 Marvell World Trade Ltd. Method and apparatus for network synchronization
US9559880B1 (en) * 2016-03-04 2017-01-31 Inphi Corporation Eye modulation for pulse-amplitude modulation communication systems
US10033413B2 (en) * 2016-05-19 2018-07-24 Analog Devices Global Mixed-mode digital predistortion
US9935762B2 (en) * 2016-07-19 2018-04-03 Qualcomm Incorporated Apparatus and method for centering clock signal in cumulative data eye of parallel data in clock forwarded links
JP2018038017A (ja) * 2016-09-02 2018-03-08 富士通株式会社 伝送装置及び検出方法
US9742549B1 (en) * 2016-09-29 2017-08-22 Analog Devices Global Apparatus and methods for asynchronous clock mapping
US10142043B2 (en) * 2016-10-11 2018-11-27 Viavi Solutions Inc. Time differential digital circuit
US10104148B2 (en) * 2017-01-03 2018-10-16 Globalfoundries Inc. Nanosecond accuracy under precision time protocol for ethernet by using high accuracy timestamp assist device
US10212260B2 (en) * 2017-07-19 2019-02-19 Credo Technology Group Limited SerDes architecture with a hidden backchannel protocol

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614500B2 (en) * 2014-08-18 2017-04-04 Semiconductor Manufacturing International (Shanghai) Corporation Electronic circuit, electronic apparatus, and method for eliminating metastability
US20160365969A1 (en) * 2015-06-12 2016-12-15 Infineon Technologies Ag Electronic circuit and method for transferring data between clock domains
US20170310310A1 (en) * 2016-04-26 2017-10-26 Infineon Technologies Ag Electronic circuit and method for transferring data

Also Published As

Publication number Publication date
US10389515B1 (en) 2019-08-20
TW202007082A (zh) 2020-02-01

Similar Documents

Publication Publication Date Title
TWI658700B (zh) 積體電路、多通道傳輸裝置及其信號傳輸方法
CN100559356C (zh) 跨不同时钟域的数据信号传输方法
US8837639B2 (en) Parallel synchronizing cell with improved mean time between failures
US7936854B2 (en) Method and system of cycle slip framing in a deserializer
US8471607B1 (en) High-speed frequency divider architecture
TWI579706B (zh) 使用可選擇之同步器於非同步邊界上進行資料同步化以最小化潛時
JP2016061781A (ja) 試験測定システム及び複数のオシロスコープを同期させる方法
US7135899B1 (en) System and method for reducing skew in complementary signals that can be used to synchronously clock a double data rate output
WO2021129050A1 (zh) 无毛刺时钟切换电路
JP4192228B2 (ja) データ発生装置
KR20160058445A (ko) 클럭 동기를 이용한 직렬화기 및 그를 이용한 고속 직렬화 장치
CN112130617A (zh) 一种时钟动态切换电路
US6960942B2 (en) High speed phase selector
CN104348465A (zh) 一种控制方法和控制电路
US7260166B2 (en) Systems for synchronizing resets in multi-clock frequency applications
JP2014062972A (ja) データ受信回路、データ受信方法及びドライバ回路
US8588341B2 (en) Data transfer circuit and data transfer method for clock domain crossing
US6667638B1 (en) Apparatus and method for a frequency divider with an asynchronous slip
CN110727618B (zh) 集成电路、多通道传输装置及其信号传输方法
JPH11331137A (ja) 信号同期装置
CN113472347B (zh) 电子装置以及采样方法
CN114614823B (zh) 一种芯片时钟同步方法、数据采集卡及数据采集系统
JP5742456B2 (ja) シリアル・データ通信装置のｄｐｌｌ回路
SU864521A1 (ru) Устройство дл синхронизации импульсных последовательностей
CN117559972A (zh) 信号产生电路