TWI579706B - 使用可選擇之同步器於非同步邊界上進行資料同步化以最小化潛時 - Google Patents

Description

使用可選擇之同步器於非同步邊界上進行資料同步化以最小化潛時

本發明是關於資料同步化，且更特定地是關於同步器。

許多數位系統具有多個時脈域。舉例而言，一中央處理單元(CPU)係於一時脈域下運作、而一動態隨機存取記憶體(DRAM)模組又是於一不同時脈域下運作。在某些現代處理器中，多個時脈域被合併於同一矽晶片上。換言之，一單一處理器可具有多個在不同時脈域上運行的次單元。當訊號傳輸於非同步邊界(亦即，從一時脈域到另一時脈域)時，訊號必須經同步化以避免介穩定性和同步化故障。當一資料訊號轉態太接近接收電路中之一時脈邊緣的轉態時，即會產生介穩定性，其使在接收電路中電路元件之電壓變為介穩定(亦即，在邏輯高與邏輯低之間取一數值，其可能暫存為邏輯高或者是邏輯低)。

電路設計者傳統上將同步器設計成對在非同步電路之間所傳輸的訊號可靠地取樣。一種簡單的同步器是由兩個正反器串聯耦接而組成，其中第一正反器的輸出係連接至第二正反器的輸入。訊號係連接至第一正反器的輸入，且兩個正反器都利用接收電路的時脈域進行時控。第二正反器的輸出是從所取樣之對第一正反器的輸入延遲達兩個接收時脈之時脈週期，以使所取樣訊號有時間利用該接收電路的時脈域來加以穩定。一般稱此電路為一雙階段同步器。額外的階段(亦即，正反器)也可被加至該電路中，以增加同步器的故障間隔平均時間(MTBF)，進以確保故障不會因介穩定性而發生。然而，在同步器中的每一個額外階段都會在傳送器發送一訊號與接收器可取樣訊號之間增加額外的潛時(亦即時脈週期)。

設計者可根據適合在最極端條件中之最關鍵應用的規格來設計同步器。舉例而言，一設計者可確保當電路在高頻率與極端溫度(例如-40℉、5GHz)下運作時同步器電路之MTBF為10000年。當該裝置之應用需要高可靠性(例如用於心律調整器和國防系統中之處理器)時，即需要確保極端運作條件下之高MTBF。設計在極端運作條件下能有高MTBF的同步器，需要具有高潛時的同步器(例如具有5個潛時週期之5-階段同步器)。與這類同步器相關聯之高潛時有損具有較高故障容限(例如MTBF為1天)、但需要低潛時之其他應用。因此需要解決與先前技術有關的此一問題及/或其他問題。

揭露了一種系統與設備，其包括一可選擇之同步器電路以於非同步邊界上進行資料同步化。該設備包括與一第一時脈域關聯之一單元、以及耦接至該單元且與一第二時脈域關聯之一同步器次單元(SSU)。該同步器次單元包括兩個或更多個同步器及設置成用以選擇該兩個或更多個同步器的一輸出之選擇器邏輯。

100‧‧‧裝置

101‧‧‧第一單元

102‧‧‧第二單元

105‧‧‧第一時脈域

106‧‧‧第二時脈域

110‧‧‧同步器次單元/SSU

111‧‧‧第一同步器電路

112‧‧‧第二同步器電路

115‧‧‧選擇器邏輯

116‧‧‧資料訊號

117‧‧‧輸出

118‧‧‧選擇器訊號

200‧‧‧裝置

301‧‧‧資料訊號

302‧‧‧同步化資料訊號

305‧‧‧同步化時脈訊號

310‧‧‧雙階段同步器

311‧‧‧第一正反器

312‧‧‧第二正反器

320‧‧‧三階段同步器

321‧‧‧第一正反器

322‧‧‧第二正反器

323‧‧‧第三正反器

330‧‧‧一又二分之一階段同步器

331‧‧‧第一正反器

332‧‧‧第二正反器

400‧‧‧旁路電路

401‧‧‧延遲次電路

402‧‧‧多工器

411‧‧‧正反器

412‧‧‧正反器

413‧‧‧正反器

414‧‧‧正反器

415‧‧‧正反器

416‧‧‧正反器

500‧‧‧系統

501‧‧‧中央處理器

502‧‧‧匯流排

504‧‧‧主記憶體

506‧‧‧圖形處理器

508‧‧‧顯示器

510‧‧‧次要儲存器

712‧‧‧輸入裝置

第一A圖係根據一具體實施例而說明一種實施一可選擇之同步器電路的裝置；第一B圖係根據一具體實施例而說明第一A圖中的SSU；第二圖係根據一具體實施例而說明一種用於經由同步交換(handshaking)發訊而實施時脈同步化之技術；第三A圖係根據一具體實施例而說明一雙階段同步器；第三B圖係根據一具體實施例而說明一種三階段同步器；第三C圖係根據一具體實施例而說明一種一又二分之一階段同步器；第四A圖係根據一具體實施例而說明SSU中所包含之一旁路電路，其用以輔助於兩個同步器之間適當轉態；第四B圖係根據一具體實施例而說明一延遲次電路；以及第五圖說明一例示系統，其中係可實施各種前述具體實施例 的各種架構及/或功能。

同步器設計係根據預期使用該電路所實施的最關鍵應用而決定。雖然特定的應用可能需要極高的可靠性而需以高潛時為成本，但其他較不關鍵的應用則得到較低潛時同步器的益處。製造特定應用的不同部件之相關高成本使得要針對無數的不同應用與操作條件設計不同的同步器變得不實際。然而，一設計可包含多個同步器，而可選擇適合一應用之同步器以提供可靠性和潛時的最佳組合。

舉例而言，一處理器可被設計為包含兩個可選擇之同步器，即一第一較低潛時、較低可靠性之雙階段同步器以及一第二高潛時、較高可靠性之N-階段同步器。舉例而言，該N-階段同步器係一三階段同步器，其提供比雙階段同步器更高的可靠性。該處理器係設置成用以基於特定應用而使用第一同步器或第二同步器。舉例而言，在預期使用於心律調整器的處理器中係選擇該第二同步器，而在預期用於一非關鍵之消耗性電子裝置(例如行動電話)的處理器中則選擇該第一同步器。

第一A圖係根據一具體實施例而說明一種實施一可選擇之同步器電路的裝置100。如第一A圖所示，裝置100包括與一第一時脈域105(CLK_1)相關聯之一第一單元101、以及與一第二時脈域106(CLK_2)相關聯之一第二單元102。這些時脈域為非同步的，因此次單元之間所傳輸的資料應加以同步化，以避免因介穩定性所產生的問題。各次單元(例如101、102)係包括一同步器次單元(SSU)110，其係設置成用以使該SSU110所接收之一資料訊號同步至與該個別單元相關聯之時脈域。

很好的是，SSU 110可被包含於裝置100中、單元101與102之外部。雖然在第一A圖中，SSU 110係繪示為包含於單元101、102中，但該SSU 110可獨立且分別於各單元而實施作為一非同步邊界介面的一部份。

第一B圖根據一具體實施例而繪示了第一A圖之SSU 110。如第一B圖所示，SSU 110包括一第一同步器電路111與一第二同步器電路112。SSU 110所接收之資料訊號116係連接至第一同步器電路111 與第二同步器電路112兩者。該第一同步器電路111與該第二同步器電路112為不同類型的同步器，其係為不同應用類型而加以設計。舉例而言，該第一同步器電路111可為包括兩個正反器之一雙階段同步器，其由與該SSU 110相關聯之時脈域(例如CLK_1 105、CLK_2 106等)時控；而第二同步器電路112係包含三個正反器之一三階段同步器，其由相同的時脈域控制。雖然第一同步器電路111僅具有兩個時脈週期之潛時，但對於某些應用而言，第一同步器電路111的MTBF是不足的。因此，該SSU 110包括該第二同步器電路112以供需要更大可靠性的關鍵應用之用。

SSU 110也包括選擇器邏輯115，以選擇第一同步器電路111或第二同步器電路112。在一具體實施例中，該選擇器邏輯115係連結於第一同步器電路111與第二同步器電路112之輸出的一多工器。該選擇器邏輯115接收一選擇器訊號118，其決定使用哪一個同步器電路(111或112)來以非同步時脈域同步化資料訊號116。如第一B圖所示，若選擇該第一同步器電路111，則該第一同步器電路111的輸出即連接至SSU 110的輸出117並傳送至耦接至該SSU 110的單元(例如101、102)。相反的，若選擇該第二同步器電路112，則第二同步器電路112的輸出即連接至該SSU 110的輸出117，並傳送至耦接至該SSU 110的單元。

在一具體實施例中，該SSU 110可包括三個或更多個同步器。舉例而言，SSU 110可包括一第一同步器111、一第二同步器112、一第三同步器(未特別繪示)與一第四同步器(未特別繪示)。這四個同步器係對應於一半階段同步器、一雙階段同步器、一三階段同步器、以及一四階段同步器。該選擇器邏輯115係一四通道多工器，其具有一2位元選擇碼，用以選擇這四個同步器之一者。一般而言，該SSU 110可包括N個分別獨立的同步器、以及用以在該N個同步器中選擇其中一個之選擇器邏輯115。

SSU 110可靜態地或動態地加以配置。在一具體實施例中，該SSU 110係靜態地設置成用以使用SSU 110中所包含的其中一個同步器。雖然裝置的設計未改變，但可改變要選擇SSU 110中的哪一個特定同步器，以根據使用者的需求來配置該裝置。舉例而言，可藉由熔化一熔絲 (其可停用SSU 110中一或多個同步器)來配置該SSU 110。該熔絲可使「0」或「1」耦接至該選擇器訊號118，該選擇器訊號118係用以選擇要使用哪一個同步器。

在另一具體實施例中，該SSU 110為動態配置。一暫存器係儲存一位元，以配置該SSU 110以根據暫存器的狀態而使用其中一個同步器(例如111、112)。該暫存器數值可在該裝置100最初啟動時加以設定。在另一個具體實施例中，該SSU 110可藉由一應用程式、或基於一或多個參數而動態配置。該裝置100可監控各種條件以決定該等參數，例如回應於基於在該處理進行內該裝置的相對分佈之測試的裝置100之類別，一或多個時脈域的頻率、該裝置100的溫度(經由溫度感測器)、該裝置之供應電壓等，接著該裝置100係基於存在於該裝置100上的目前條件而動態配置該SSU 110。舉例而言，當該裝置上的溫度低於50℃時，該裝置100可設置成使用該第一同步器111；且當該裝置上的溫度等於或高於50℃時，該裝置100即設置成使用該第二同步器112。

第二圖係根據一具體實施例而說明一種用於經由同步交換發訊而實施時脈同步化之技術。如第二圖所示，該裝置200係類似於裝置100，除了在單元101和單元102之間所傳送的訊號是實施同步交換發訊以外。如第二圖所示，單元101係一傳送器單元，且單元102係一接收器單元。為了在傳送器單元101和接收器單元102之間傳輸一資料訊號，該傳送器單元101驅動資料匯流排上的資料訊號(Data)，然後聲明一請求訊號(Req)。該非同步請求訊號耦接至該接收器單元102中的SSU 110。傳送器單元101維持該資料訊號，直到該接收器單元102判斷應答訊號(Ack)為止。該資料匯流排並不需要連接至該SSU 110，因為應該要避免資料匯流排與請求訊號之間的競爭情況。

因為SSU 110延遲了非同步請求訊號的接收，因此一旦判斷了延遲的請求訊號，接收器單元102即可對資料匯流排上的資料訊號安全取樣。在接收器單元102已經對資料訊號取樣之後，該接收器單元102即可發出該應答訊號，該應答訊號會回傳至該傳送器單元101。該應答訊號係被傳輸通過該傳送器單元101中所含之SSU 110。一旦傳送器單元101 接收延遲的應答訊號，該傳送器單元101即可重置該請求訊號，並改變資料匯流排上的資料。一旦該接收器單元102接收到該重置請求訊號，該接收器單元102即可重置該應答訊號，即完成資料傳輸。

由於與同步化的同步交換訊號相關聯的延遲之故，上述同步交換技術係與高潛時相關聯。在其他具體實施例中，亦可實施其他技術以於非同步邊界間傳送訊號。舉例而言，藉由切換請求訊號與應答訊號，這些訊號即不需要在每一次資料傳輸之間被重置，可減少上述同步交換發訊技術的潛時。

第三A圖係根據一具體實施例而說明一種雙階段同步器310。如第三A圖所示，於一第一正反器311的一輸入處接收一資料訊號301。該第一正反器311係使用一同步化時脈訊號(CLK_S)305加以時控。第一正反器311的輸出連接至一第二正反器312的輸入，該第二正反器312係使用該同步化時脈訊號305加以時控。第二正反器312的輸出係一同步化資料訊號(DATA_S)302。該同步化資料訊號302和與該同步化時脈訊號305相關聯之時脈域同步化。

在該同步化時脈訊號305的上升邊緣對應於該資料訊號301的轉態的情況下，第一正反器311的輸出是呈介穩定性的。換言之，第一正反器311的電壓電位會介於與數位低或數位高對應之電壓電位之間的某處。第一正反器311的輸出的電壓電位會在一短時間之後被解析為數位高或數位低，然後在同步化時脈訊號305的下一個上升邊緣處轉態至第二正反器312的輸出。因為第一正反器311的輸出在第一次轉態以後已經呈介穩定性，因此必須在該第一正反器311的輸入處保持資料訊號301達數個時脈週期。在該同步化時脈訊號305的第一上升邊緣處，第一正反器311的輸出係呈介穩定性。然而，在該同步化時脈訊號305的第二上升邊緣處，該第一正反器的輸出係被解析為資料訊號301的正確數值。在同步化時脈訊號305的下一個上升邊緣處，第一正反器311的輸出係轉態至第二正反器312的輸出，並耦接至同步化資料訊號302。因此，在延遲兩個時脈週期之後，係以新的時脈域來同步該資料訊號301。

第三B圖係根據一具體實施例而說明一種三階段同步器 320。如第三B圖所示，在一第一正反器321的輸入處接收一資料訊號301。該第一正反器321係使用一同步化時脈訊號(CLK_S)305加以時控。第一正反器321的輸出係連接至由該同步化時脈訊號305所時控之一第二正反器322的輸入。第二正反器322的輸出係連接至由該同步化時脈訊號305所時控之一第三正反器323的輸入。該第三正反器323的輸出係一同步化資料訊號(DATA_S)302。該同步化資料訊號302和與該同步化時脈訊號305相關聯之時脈域同步化。

可知第三正反器323的輸出是在比第三A圖中雙階段同步器310中第二正反器312的輸出更高的可靠度下進行同步。即使是雙階段同步器310，當第一正反器311的介穩定輸出在該第一正反器311的介穩定輸出具有安定的機會之前傳遞至第二正反器312的輸出時，同步化資料訊號302還是呈介穩定性。在第三B圖之三階段同步器320中的額外正反器階段降低了介穩定輸出傳遞至同步化資料訊號302的可能性。換言之，一般而言，同步器中有越多的階段，則同步器的MTBF就越大，且同步化輸出就越為可靠。在另外的具體實施例中，亦可加入額外階段以實施具有N個正反器之N階段同步器。

第三C圖係根據一具體實施例而說明一種一又二分之一階段同步器330。如第三C圖所示，於一第一正反器331的輸入處接收一資料訊號301。該第一正反器331是由一反相之同步化時脈訊號(CLK_S)305所時控。該第一正反器331的輸出連接至由同步化時脈訊號305所時控之一第二正反器332的輸入。換言之，第一正反器331的輸入係在該同步化時脈訊號305的下降邊緣轉態至該第一正反器331的輸出，且該第二正反器332的輸入是在該同步化時脈訊號305的上升邊緣轉態至該第二正反器332的輸出。第二正反器332的輸出係一同步化資料訊號(DATA_S)302。該同步化資料訊號302係與同步化時脈訊號305相關聯之時脈域同步。相較於使用同頻率同步化時脈訊號305的雙階段同步器310，該一又二分之一階段同步器330有第一正反器331的介穩定輸出之一半時間來達到安定。

第三A圖至第三C圖中所述之同步器僅為可於SSU 110中實施之例示同步器。可知在其他具體實施例中，其他的同步器亦可實施於 SSU 110中，包括具有除了上述正反器階段以外、或代替上述正反器之其他邏輯的特殊同步器。任何同步器，包括專用之同步器，係可包含於該SSU 110內。

第四A圖係根據一具體實施例而說明了一種包含在SSU 110中的旁路電路400，其用以輔助在兩同步器之間適當轉態。如第四A圖所示，該旁路電路400包括一延遲次電路401與一多工器402。資料訊號116係耦接至該多工器402的一輸入以及該延遲次電路401之輸入。該延遲次電路401的輸出係耦接至多工器402的另一輸入。旁路電路400的功能係用以輔助SSU 110的不同同步器(例如111、112)之間的轉態。因為不同的同步器係與不同潛時相關聯，該SSU 110需要延遲在轉態期間施用至一不同同步器的輸入訊號116。

舉例而言，第一同步器111係由一處理器使用以對一非同步訊號116取樣，且該第一同步器111具有5個時脈週期之潛時。該處理器係設置成用以動態地從使用該第一同步器111轉態至使用具有2個時脈週期之潛時的一第二同步器112。倘若該處理器是立即轉態至該第二同步器112，則在第二同步器112的輸出處之資料將超前該第一同步器111的輸出處之資料三個時脈週期。因此，該處理器需要配置該旁路電路400以切換至該延遲次電路401的輸出，使得到達該第二同步器112的資料係適當對準於該第一同步器111在轉態時所輸出的資料。若無延遲電路400，該SSU 110的輸出將遺失該非同步資料訊號116上的資料。

可知只有在該處理器是動態地配置以於運作期間使用兩個或更多個同步器時才需要旁路電路400。若該處理器僅設置成在該處理器運作的整體時間中僅使用一個同步器(例如在啟動序列中選擇複數個同步器的其中一個)，且在處理器運作期間不切換至不同的同步器，則對於該SSU 110的適當運作而言即不需要旁路電路400。此外，若同步器之間的轉態僅於資料訊號閒置時(亦即，沒有資料在非同步邊界之間傳送)執行，亦不需要旁路電路400的功能。為監控非同步資料輸入訊號116的狀態，可實施許多不同協定。若該資料輸入訊號116已經閒置達N個時脈週期量，則該SSU 110即可從一同步器轉態至另一個同步器。

第四B圖係根據一具體實施例而說明一延遲次電路401。如第四B圖所示，該延遲次電路401包括複數個正反器(例如411、412、413、414、415與416)。正反器係使該非同步資料輸入訊號116於該傳送單元的時脈域中延遲達一時脈週期量(CLK)，藉以作用為該輸入訊號116之一短歷史緩衝。藉由將該多工器402配置成從非同步資料輸入訊號116切換至延遲次電路401的輸出，該旁路電路400可重新播送該資料輸入訊號116的一延遲部分至SSU 110中新選擇的同步器。

在一具體實施例中，當於同步器之間切換時使用該延遲次電路401，應在先前選擇的同步器清空時維持資料輸入訊號116的先前狀態。舉例而言，當一三階段同步器被清空時，資料輸入訊號116的狀態係於接收時脈域中維持至少三個時脈週期，因此正在轉態通過同步器的任何資料係到達正反器鏈的末端。當此情況發生時，該延遲次電路401可儲存該資料輸入訊號116的狀態，以於選擇新的同步器時重新播送該資料輸入訊號116的狀態。雖未明確繪示，然在該旁路電路400中亦可實施一閂鎖電路或其他電路元件，以於正發生兩同步器間之轉態時維持同步器電路的輸入處之資料輸入訊號116的先前狀態。資料輸入訊號的先前狀態係於轉態發生時使用另一多工器來加以選擇。可替代地，兩個同步器之間的轉態可被延遲，直到延遲次電路401指示一輸入訊號116的固定狀態達一最小時脈週期量為止。換言之，在延遲次電路401中的正反器鏈係經取樣(例如利用邏輯閘極)，以決定是否所有的正反器的輸出都是相同的。如果所有的輸出都相同，則會進行轉態，因為所有同步器的輸出狀態都確定為相同。可經由軟體或硬體來控制轉態。

一旦已經選擇該延遲次電路401來對同步器發送資料輸入訊號116的一延遲版本，多工器402應不會選擇該資料輸入訊號116，直到該資料輸入訊號116已經維持相同狀態達一預定時脈週期量為止(例如使得在該延遲次電路401中的正反器鏈都具有相同輸出)。可知可實施數種不同技術以確保兩個同步器之間有適當轉態，包括在轉態期間解除介面(亦即，避免訊號被傳送於兩個時脈域之間)、使用一歷史緩衝器來決定何時可安全轉態(亦即，該歷史緩衝器指示該輸入訊號已經維持相同狀態達大 於或等於同步器的最大潛時的一段時間)、當一固定狀態被允許傳遞通過同步器(如上述說明)時利用一旁路鏈來節省轉態、或其他的可行技術。在SSU 110的其中兩個同步器之間動態轉態時，即可實施上述技術中的每一種技術。

在另一具體實施例中，延遲次電路401可使用其他構件以產生資料輸入訊號116的一延遲版本。舉例而言，該延遲次電路401可對傳送時脈域中的資料輸入訊號116取樣，並將該取樣訊號儲存在一非同步FIFO(First-In-First-Out，先進先出單元)中。可推知產生資料輸入訊號116的延遲之其他電路亦落於本發明的範疇中。

應注意，本文中雖提出了與SSU 110有關的各種選擇性特徵，但這些特徵係僅為說明之用，而不應以任何方式作為限制之解釋。在一具體實施例中，上述之SSU 110係實施於具有多個構件的系統500中，其中這些構件係於非同步邊界中運作。

第五圖說明一例示系統500，在該系統500中係實施各種先前具體實施例的各種架構及/或功能。如圖所示，系統500包括至少一中央處理器501，該中央處理器501係連接至一通訊匯流排502。通訊匯流排502可利用任何適當協定而實施，例如PCI(Peripheral Component Interconnect，周邊元件互連架構)、PCI-Express(快速PCI)、AGP(Accelerated Graphics Port，加速圖形連接埠)、HyperTransport(超傳輸)、或是任何其他匯流排或點對點通訊協定。系統500也包括一主記憶體504。控制邏輯(軟體)與資料係儲存於該主記憶體504中，其可具有隨機存取記憶體(RAM)的形式。

系統500也包括輸入裝置512、一圖形處理器506、以及一顯示器508，亦即傳統的CRT(陰極射線管)、LCD(液晶顯示器)、LED(發光二極體)、電漿顯示器等。從輸入裝置512(例如，鍵盤、滑鼠、觸控板、揚聲器等)接收使用者輸入。在一具體實施例中，圖形處理器506可包括複數個著色器模組、格柵化模組等。每一個前述模組都是位於一單一的半導體平台上以形成一圖形處理單元(GPU)。

在本說明書中，一單一半導體平台可指一單獨的以單一半導 體為基礎之積體電路或晶片。應注意用語「單一半導體平台」也指具有增加之連接性的多晶片模組，其係模擬晶片上運作，且比使用傳統中央處理單元(CPU)與匯流排實施方式者產生實質上的改善。當然，根據使用者的需要，各種模組也可被個別地配置、或配置於半導體平台的各種組合中。

系統500也包括一次要儲存器510。該次要儲存器510包括：例如硬碟機及/或可移除之儲存驅動裝置(如軟碟機、磁帶機、光碟機、數位多功能光碟(DVD)機、記錄裝置、通用串列匯流排(USB)快閃記憶體)。該可移除之儲存驅動裝置係以習知方式對一可移除之儲存單元進行讀取及/或寫入。

電腦程式(或電腦控制邏輯演算法)係儲存於主記憶體504及/或次要儲存器510中。這些電腦程式在被執行時，係使該系統500可執行各種功能。記憶體504、儲存器510、及/或任何其他儲存器皆為電腦可讀取媒體的可行實例。

在一具體實施例中，各種先前圖式中的架構及/或功能可以中央處理器501、圖形處理器506、可具有中央處理器501與圖形處理器506兩者的至少一部分功能之積體電路(未示)、晶片組(亦即，一組積體電路，其係設計以作為用於執行相關功能等之一單元而運作及販售)、及/或任何其他用作該用途的積體電路等形式實施之。

另外，各種前述圖式的架構及/或功能可以一通用電腦系統、一電路板系統、專用於娛樂目的之一遊戲機系統、一應用專用系統、及/或任何其他所需系統等形式實施之。舉例而言，該系統500可為桌上型電腦、膝上型電腦、伺服器、工作站、遊戲機、內嵌系統、及/或任何其他邏輯類型的形式。另外，該系統500可具有各種其他裝置的形式，包括、但不限於個人數位助理(PDA)裝置、行動電話裝置、電視等。

此外，雖未繪示，但該系統500可因為通訊目的而耦接至一網路，例如，一電信網路、局部區域網路(LAN)、無線網路、廣域網路(WAN)(如網際網路)、點對點網路、有線網路等。

雖然上文已說明了各種具體實施例，但應理解他們係僅為示例說明而提出，而非作為限制。因此，一較佳具體實施例的幅度與範疇不 應受上述任何例示具體實施例之限制，而應僅依據如附申請專利範圍及其等效例而定義。

100‧‧‧裝置

101‧‧‧第一單元

102‧‧‧第二單元

105‧‧‧第一時脈域

106‧‧‧第二時脈域

110‧‧‧同步器次單元/SSU

Claims (18)

1. 一種設備，包括：一單元，其與一第一時脈域相關聯；以及一同步器次單元(SSU)，其耦接至該單元且與一第二時脈域相關聯，其中該SSU包括兩個或更多個同步器及設置成用以選擇該兩個或更多個同步器的一輸出之選擇器邏輯；其中該SSU包括一旁路電路。
2. 如請求項1所述之設備，其中該兩個或更多個同步器包括與一第一潛時相關聯之一第一同步器以及與一第二潛時相關聯之一第二同步器，且其中該第一潛時小於該第二潛時。
3. 如請求項2所述之設備，其中該第一同步器係一雙階段同步器，且該第二同步器係一三階段同步器。
4. 如請求項1所述之設備，其中，該旁路電路包括一延遲次電路與一多工器。
5. 如請求項4所述之設備，其中該SSU係設置成用以在該延遲次電路指示一最小時脈週期數之一輸入訊號的一固定狀態時，於兩個同步器之間轉態。
6. 如請求項4所述之設備，其中該延遲次電路包括複數個正反器。
7. 如請求項1所述之設備，其中該SSU係動態地設置成用以基於至少一個參數而選擇該兩個或更多個同步器的一輸出。
8. 如請求項7所述之設備，其中該至少一參數包括該設備之一預期用途、一溫度、一供應電壓、一頻率以及基於測試之該設備的一類別之一者或更多者。
9. 如請求項1所述之設備，其中該SSU包括三個或更多個同步器，且該選擇器邏輯係設置成用以選擇該三個或更多個同步器之一輸出。
10. 如請求項1所述之設備，其進一步包括：一第二單元，其與該第二時脈域相關聯；以及一第二SSU，其耦接至該第二單元且與該第一時脈域相關聯。
11. 如請求項10所述之設備，其中一第一單元與該第二單元實施一同步交 換(handshaking)發訊技術以使與該第一時脈域相關聯之一訊號與該第二時脈域同步化。
12. 一種系統，其包括：一處理器，其包括：與一第一時脈域相關聯之一單元；及一同步器次單元(SSU)，其耦接至該單元且與一第二時脈域相關聯，其中該SSU包括兩個或更多個同步器及設置成用以選擇該兩個或更多個同步器的一輸出之選擇器邏輯；其中該處理器包括一圖形處理單元。
13. 如請求項12所述之系統，其中該兩個或更多個同步器包括與一第一潛時相關聯之一第一同步器以及與一第二潛時相關聯之一第二同步器，且其中該第一潛時小於該第二潛時。
14. 如請求項13所述之系統，其中該第一同步器係一雙階段同步器，且該第二同步器係一三階段同步器。
15. 如請求項12所述之系統，其中該SSU進一步包括一旁路電路，該旁路電路包括一延遲次電路與一多工器。
16. 如請求項12所述之系統，其中該SSU係動態設置成用以基於至少一個參數而選擇該兩個或更多個同步器中其一。
17. 如請求項16所述之系統，其中該至少一個參數包括該處理器之一預期用途、一溫度、一供應電壓、一頻率以及基於測試之該處理器的一類別之一者或更多者。
18. 如請求項12所述之系統，該系統進一步包括：一第二單元，其與該第二時脈域相關聯；以及一第二SSU，其耦接至該第二單元且與該第一時脈域相關聯。